[发明专利]锁相环频率锁定的检测方法及电路

权利要求书

1.锁相环频率锁定的检测方法，其特征在于：每个信号时钟周期内，当锁相环中鉴 相器的输出信号UP和DN相同时，进行正向积分，当锁相环中鉴相器的输出信号UP和 DN存在差异时，进行负向积分，通过积分累积的值来判断锁相环是否处于锁定状态；

所述检测方法的具体步骤为：

A、当锁相环处于低功耗状态时，锁相环处于非工作状态，锁定检测信号始终为低；

B、当锁相环处于正常工作模式时，在一个锁相环输入时钟周期内，当锁相环中鉴相 器的输出信号UP和DN之间有差异时，进行负向积分，即对电容进行快速放电；反之进 行正向积分，即对电容进行缓慢充电；

C、当锁相环处于失锁状态时，锁相环中鉴相器的输出信号UP的有效状态对应的物 理量值大于或小于DN的有效状态对应的物理量值，使得在一个锁相环输入时钟周期内， 负向积分值大于或等于正向积分值，及电容放电速度大于或等于充电速度；在锁相环处于 失锁状态中时，总的积分值仍然处于一个低于设计阈值的状态，锁定检测信号始终为低；

D、当锁相环接近锁定状态时，锁相环中鉴相器的输出信号UP的有效状态对应的物 理量值接近相等DN的有效状态对应的物理量值，此时在一个锁相环输入时钟周期内，负 向积分的时间小于正向积分的时间，及电容放电速度小于充电速度；在锁相环频率锁定 后，总的积分值最终会达到并保持为高的状态；

F、当总的积分值高于设计阈值时，锁定检测信号变为高，锁相环已达到锁定状态。

2.根据权利要求1所述检测方法的实现锁相环频率锁定的电路，其特征在于：包括 依次连接的控制逻辑模块、误差累积模块、阈值比较模块、整形输出模块，所述控制逻辑 模块用于产生差分信号，误差累积模块受差分信号控制产生误差累计信号，阈值比较模块 将误差累计信号与设计阈值进行比较，比较后的输出信号经过整形输出模块整形输出，得 到锁相环锁定的指示信号。

3.根据权利要求2所述锁相环频率锁定的电路，其特征在于：所述控制逻辑模块的 输入信号为锁相环中鉴相器的输出信号UP和DN以及锁相环的输入信号PD信号，用 于产生信号EN和ENN，其中EN和ENN互为差分信号；PD信号值的不同对应着锁相 环是处于低功耗状态还是处于正常工作状态。

4.根据权利要求3所述锁相环频率锁定的电路，其特征在于：所述误差累积模块包 括产生恒定电流的电流源I、开关K2N、开关K2、开关K1和电容C；开关K2N受控制 逻辑模块产生的信号ENN控制，串联在电流源I与地之间；开关K2受控制逻辑模块产 生的信号EN控制，串联于电流源I和开关K1中间；开关K1受控制逻辑模块产生的信号 EN控制，串联于开关K2和地之间；电容C与开关K1并联，且与开关K2串联。

5.根据权利要求4所述锁相环频率锁定的电路，其特征在于：所述阈值比较模块用 于对误差累积模块产生的误差累计信号与设计阈值进行比较，得到输出信号OUT。

6.根据权利要求4所述锁相环频率锁定的电路，其特征在于：所述整形输出模块用 于对阈值比较模块的输出信号OUT进行整形，然后输出锁相环锁定指示信号 PLL_LOCK。

7.根据权利要求4或5或6所述锁相环频率锁定的电路，其特征在于具体工作流程 如下：

当锁相环处于低功耗状态时，输入信号PD＝1，控制逻辑模块产生控制信号EN＝0和 ENN＝1；开关K1和K2N闭合，K2断开，误差累积模块输出CHAR的电压等于0，低于 阈值比较模块设定的比较阈值，阈值比较模块输出信号OUT＝0，通过整形输出模块整形 输出PLL_LOCK＝0；

当锁相环处于正常工作状态时，输入信号PD＝0；

在一个锁相环输入时钟周期内，锁相环中鉴相器的输出信号UP＝0和DN＝0或UP＝1 和DN＝1，控制逻辑模块产生控制信号EN＝1和ENN＝0；开关K2闭合，K1和K2N断 开，电流源I产生的一个恒定电流通过开关K2在电容C上进行正向积分，误差累积模块 输出CHAR上的电压开始缓慢上升；当锁相环中鉴相器的输出信号UP＝1和DN＝0或 UP＝0和DN＝1时，控制逻辑模块产生控制信号EN＝0和ENN＝1，开关K1和K2N闭 合，K2断开，电容C的电荷通过开关K1进行放电，误差累积模块输出CHAR的电压开 始快速下降；

当锁相环处于失锁的状态下，锁相环输入时钟CLK_IN与锁相环反馈时钟CLK_DIV 之间存在大的相差；任意一个锁相环输入时钟周期内，在控制逻辑模块产生的控制信号 EN和ENN的控制下，误差累积模块中的电容都存在一个充电和放电的过程，且放电速度 大于或等于充电速度；因此，即使通过长时间的累积，误差累积模块输出CHAR的电压 将一直低于阈值比较模块设定的比较阈值，阈值比较模块的输出信号OUT＝0，通过整形 模块整形输出PLL_LOCK＝0；

当锁相环处于锁定的状态下，锁相环输入时钟CLK_IN与锁相环反馈时钟CLK_DIV 之间存在微小的且不随时间变化的相差；任意一个锁相环输入时钟周期内，在控制逻辑模 块产生的控制信号EN和ENN的控制下，误差累积模块中电容仍然存在一个充电和放电 的过程，放电速度小于充电速度；因此通过长时间的累积，误差累积模块输出CHAR的 电压在经历了一个由低到高的过程后，最终保持为高的状态；当误差累积模块输出CHAR 的电压高于阈值比较模块设定的比较阈值后，阈值比较模块的输出信号OUT＝1，通过整 形模块整形输出PLL_LOCK＝1。