[发明专利]锁相环频率锁定的检测方法及电路

说明书

技术领域

本发明涉及电子电路技术领域，尤其涉及一种锁相环频率锁定的检测方法及电路。 

背景技术

锁相环(Phase Locked Loop，缩写为PLL)已成为现在电子系统中的基本构件之一，它们被广泛地用在通信、多媒体以及其它应用中，频率合成器、FM解调器、时钟恢复电路以及音频译码器就是相关锁相环电路的一些应用。 

锁相环电路是负反馈控制系统，通常的锁相环在其正向路径中包括鉴相/鉴频器(PFD)、电荷泵(CP)和振荡器(VCO)、分频器、振荡器的输出端经过分频器后的分频信号与鉴相/鉴频器的输入端相连构成反向路径。当锁相环处于稳态时，该分频信号与输入参考时钟信号的相位和频率差接近零，这种状态称为“锁定”，否则称为“失锁”。锁相环电路处于锁定时，该VCO的输出就可以用在上述的各种应用中。相应地，需要这样一种锁定检测电路，它能够确定该锁相环电路是否正处在“锁定”模式还是“失锁”模式。 

通常应用于锁相环的频率锁定检测电路包括以下几种： 

第一种是通过在一个基准时间内对检测时钟进行计数来判断频差。参考时钟信号经过基准时间产生电路进行固定分频，得到一个时间段，为基准时间；然后在此基准时间内，对待检测时钟进行计数；计数值被送到计数判断电路中进行比较，如果该值在设定阈值的允许偏差内，则认为该时钟已完成锁定，输出锁定信号为高；此种频率锁定判定方法虽然实现了锁相环频率锁定的判断且实现过程较为简单，但是由于在基准时间内进行检测，对频率锁定过程中可能出现的短暂失锁现象无法处理，且对于超出设计范围的极小固定频差无法实现检测； 

第二种是利用锁相环输出时钟和参考时钟进行比较来检测输出频率是否锁定。检测电路时通过比较锁相环的输出时钟频率和参考时钟两者的时钟变化边沿的接近程度来检测输出频率是否锁定。当连续几个时钟周期内两个时钟的变化边沿很接近，则检测电路认锁相 环输出时钟的频率已经锁定，否则没有锁定。但这种电路的不足在于用模拟电路精确比较两个边沿之间的小间隔，是十分困难的；另外，如果锁相环存在静态误差，即使锁相环的输出频率已经锁定，但该检测电路仍然认为没有锁定，不能提供一个锁定信号。 

发明内容

本发明为解决上述技术问题提供了锁相环频率锁定的检测方法和电路，可以有效解决检测电路可靠性不高的问题。 

本发明的技术方案如下： 

锁相环频率锁定的检测方法，其特征在于：每个信号时钟周期内，当锁相环中鉴相器的输出信号UP/DN相同时，进行缓慢正向积分，当锁相环中鉴相器的输出信号UP/DN存在差异时，进行快速负向积分，通过积分累积的值来判断锁相环是否处于锁定状态。 

所述检测方法的具体步骤为： 

A、当锁相环处于低功耗(PD＝1)状态时，锁相环处于非工作状态，锁定检测信号始终为低； 

B、当锁相环处于正常工作模式(PD＝0)时，在一个锁相环输入时钟周期内，当锁相环中鉴相器的输出信号UP/DN之间有差异时，进行负向积分，即对电容进行快速放电；反之进行正向积分，即对电容进行缓慢充电； 

C、当锁相环处于失锁状态时，锁相环中鉴相器的输出信号UP的有效状态大于或小于DN的有效状态，使得在一个锁相环输入时钟周期内，负向积分值大于或等于正向积分值，及电容放电速度大于或等于充电速度；在锁相环处于失锁状态中时，总的积分值仍然处于一个低于设计阈值的状态，锁定检测信号始终为低； 

D、当锁相环接近锁定状态时，锁相环中鉴相器的输出信号UP的有效状态接近与DN相等的有效状态，此时在一个锁相环输入时钟周期内，负向积分的时间小于正向积分的时间，即电容放电速度小于充电速度，因此在锁相环频率锁定后，积分的值最终会达到并保持为高的状态； 

F、当积分值高于设计阈值时，锁定检测信号变为高，锁相环已达到锁定状态。 

根据上述检测方法实现的锁相环频率锁定的电路，其特征在于：包括依次连接的控制逻辑模块、误差累积模块、阈值比较模块、整形输出模块，所述控制逻辑模块用于产生差分信号，误差累积模块受差分信号控制产生误差累计信号，阈值比较模块将误差累计信号与设计阈值进行比较，比较后的输出信号经过整形输出模块整形输出，得到锁相环锁定的指示信号。

所述控制逻辑模块的输入信号为锁相环中鉴相器的输出信号UP/DN和锁相环的PD信号，用于产生信号EN/ENN，其中EN/ENN互为差分信号。