[发明专利]一种硅通孔互连结构的制备方法

说明书

技术领域

本发明属于极大规模集成电路制造领域的一种电学互连加工工艺，特别适用于加工系统级封装(SiP)、片上系统(SoC)及三维堆叠形式的硅通孔(TSV)互连结构。

技术背景

在过去四十年中，微电子元器件的研究、开发和生产一直沿着摩尔定律所预测的方向来进行的。2008年，英特尔等几个公司在内存芯片的大规模生产中已开始使用45至50纳米的加工技术。按照这样的发展趋势，最晚到2012年，为了进一步提高芯片的集成度，就需要用到32甚至22纳米的加工技术。但是32或22纳米的加工技术不仅遇到光刻设备和工艺的局限，而且单元稳定性、信号延迟、CMOS电路可行性等都是悬而未决的难题。正因如此，超越摩尔定律的概念于近年被提了出来。目前，超越摩尔定律的各种技术可以分为两大类：一是基于基板的三维集成技术，一是基于芯片/晶圆的三维集成技术。前者由于制造成本较高及存在可靠性问题，只能适用于一些特殊应用。根据所使用的内互连技术和三维堆叠方式的不同，后者又可以分为基于金线键合的芯片堆叠(Die Stacking)、封装堆叠(Package Stacking)和基于TSV(TSV-Through-Silicon-Via)的三维堆叠。由于TSV技术具有许多独特的特性，因此目前基于TSV技术的三维高密度集成技术正在成为超越摩尔定律的最主要方法。

作为一种目前最主要的超越摩尔定律方法，与摩尔定律通过开发更小尺度的微纳米加工技术、减小电路基本单元的物理尺寸来提高电路的集成度不同，基于TSV的三维高密度集成技术是在现有的微纳米加工技术的基础上、通过TSV互连进行三维集成、提高元器件的集成度。总体来说，基于TSV的三维高密度集成/封装技术具有以下四个主要优点：(1)高密度集成-通过三维封装，可以大幅度地提高电子元器件的集成度，减小封装的几何尺寸，克服现有的二维系统级封装(2D-SiP)和三维封装堆叠(PoP)系统的不足，满足微电子产品对于多功能和小型化的要求；(2)提高电性能-由于TSV技术可以大幅度地缩短电互连的长度，从而可以很好地解决出现在二维系统级芯片(SoC)技术中的信号延迟等问题，提高电性能；(3)多种功能集成-传统的二维SoC技术必须通过复杂的设计以及很大的芯片尺寸来实现有限的集中功能芯片集成，很难实现多功能芯片的集成。通过TSV互连的方式，可以把不同的功能芯片(如射频、内存、逻辑、数字和MEMS等)集成在一起实现电子元器件的多功能；(4)降低制造费用-TSV三维集成技术虽然目前在工艺上的成本较高，但是可以在元器件的总体水平上降低制造成本。

目前加工硅通孔互连结构的主要工艺方法为：(1)利用Bosch反应离子刻蚀-感应耦合等离子体(RIE-ICP)方法在晶圆表面刻蚀盲孔；(2)用化学气相沉积(CVD)氧化物或氮化物钝化法在硅孔表面形成绝缘层(通常为二氧化硅)；(3)金属化硅通孔。采用铜电镀方法填充硅孔，用化学机械抛光移除多余的铜电镀层；(4)背面磨削晶圆，暴露出铜导体层，完成通孔结构。

这种工艺流程能有效的实现高密度的三维通孔互连，但是存在如下的问题：(1)在硅基板和铜结构层之间只有一层很薄的绝缘层(通常为二氧化硅)，这导致在TSV互连间形成了很高的电容，有时甚至超过了标准引线键合互连方式的电容值；(2)相当厚的铜结构被填充于硅孔之中。由于硅和铜之间较大的热失配，这会在热循环过程中导致很显著的热机械应力；(3)采用电镀铜完全填充硅孔的方法需要很长的工时，这增加了该工艺方法的费用。

发明内容

本发明的目的在于提供一种硅通孔互连结构的制备方法，该方法所需的工艺时间较短，并且所加工的硅通孔互连结构具有较好的热稳定性，TSV互连间形成的电容值较低，信号延时小。

本发明提供的硅通孔互连结构的制备方法，其步骤包括：

(1)将键合硅器件晶圆键合于硅晶圆基板上；

(2)减薄硅器件晶圆，再刻蚀硅器件晶圆，形成盲孔，盲孔的深宽比为5∶1-20∶1；刻蚀在到达内部接触时停止；

(3)在上述硅器件晶圆上涂敷一层图案化介电材料；

(4)刻蚀上述图案化介电质层，刻蚀掉盲孔底部的介电材料，保留盲孔侧壁；在硅晶圆基板上形成介电质孔，使介电质孔和盲孔同轴；

(5)在介电质孔上沉积一层导电材料，作为导电层，形成导电孔；

(6)在导电层上再沉积一层图案化介电质层；

(7)移除硅晶圆基板，在导电层上形成焊料微凸点。

作为上述技术方案改进，步骤(3)中的图案化介电质层的材料采用聚对二甲苯。