[发明专利]低功耗全差分双模前置分频器

说明书

技术领域

本发明涉及用于低功耗分频器领域，特别是一种利用双模前置分频器 实现可编程分频的低功耗全差分双模前置分频器。

背景技术

在锁相环频率综合器中，通常是利用一个2^N或2^N+1分频的双模前置 分频器对压控振荡器(VCO)的输出信号进行预分频，然后通过两个可编 程的计数器对前置分频器的输出信号进行计数，并控制前置分频器在2^N或2^N+1分频模式间周期性的切换，从而实现对VCO输出信号进行任意整 数的分频。双模前置分频器作为一个工作在很高频率下的分频模块，在锁 相环频率综合器所消耗的总功耗中占到了20％到40％。特别是在低功耗的 锁相环频率综合器设计中，双模前置分频器的性能与功耗的优化成为设计 的重点之一，也是整体系统功耗进一步降低的瓶颈。

发明内容

(一)要解决的技术问题

针对以上问题，本发明提出了一种低功耗全差分双模前置分频器，以 降低双模前置分频器的功耗。

(二)技术方案

为达到上述目的，本发明提供了一种全差分双模前置分频器，该全差 分双模前置分频器由一个全差分2/3分频器、N-1级串联的全差分2分频 器列和N-1级串联的全差分与非门列构成，全差分2/3分频器的输出与N-1 级全差分2分频器串接，全差分2/3分频器的输入与N-1级全差分与非门 串接，实现2^N或2^N+1的双模分频，N为自然数；其中，所述全差分2/3 分频器由两个具有或非逻辑功能的高速全差分D触发器构成，该D触发 器具有两个差分数据输入端A和B以及一个差分时钟输入CLK，当时钟 下降沿到来时，D触发器将输出A和B的或非逻辑。

上述方案中，所述具有或非逻辑功能的高速全差分D触发器由一个具 有或非功能的全差分锁存器和一个普通全差分锁存器级连构成，当时钟 CLKP下降沿到来时，输出端将输出A、B端的或非逻辑。

上述方案中，所述两个D触发器的时钟输入为整个全差分双模前置分 频器的信号输入。

上述方案中，在所述串联的全差分2分频器和所述全差分与非门列中 各采用两种不同结构的电路：工作在高频率下的2分频器和与非门，以及 工作在低频率下的2分频器和与非门。

上述方案中，在所述最后一级与非门的输入端连接一个差分信号 MOD，以控制全差分双模前置分频器在2^N和2^N+1分频模式间切换。

上述方案中，在所述最后一级2分频器的差分输出连接一个缓冲器， 用于将差分信号转换为单端信号，该缓冲器的电源电压为标准数字电路的 电源电压，能够实现与标准电压单端输入的数字电路模块的接口。

(三)有益效果

本发明提供的低功耗全差分双模前置分频器的优点是：

1、由于电路中所有模块都采用全差分的电路结构，使得整体电路在 低电压下仍然能够工作在很高的频率，有效的降低了电路的动态功耗。

2、由于采用了不同结构的2分频器和与非门，从而实现了电路中静 态功耗的合理利用，使得电路在功耗和性能上都满足设计要求；全差分的 信号传输有效的抑制了电源和地的共模噪声。

3、利用模型仿真的结果显示，该结构的前置分频器所消耗的功耗是 其它工作在相同频率下的前置分频器的10％到20％，有效的降低了低功耗 锁相环频率综合器中其它模块的设计压力。

附图说明

下面结合附图及实施例对本发明作详细说明：

图1是本发明提出的低功耗全差分双模前置分频器结构框图；

图2是分频器工作在32分频模式下(N＝5)，电路各节点的波形图；

图3是分频器工作在33分频模式下(N＝5)，电路各节点的波形图；

图4是本发明采用的具有或非功能的全差分D触发器(Dff_nor2)实 施电路图；

图5是本发明采用的工作在高频率下的全差分2分频器(Div2_HS) 实施电路图；

图6是本发明采用的工作在低频率下的全差分2分频器(Div2_LP) 实施电路图；