[发明专利]一种提高扫描链测试覆盖率的方法和装置

说明书

技术领域

本发明涉及存储器测试技术领域，特别地，涉及一种提高扫描链测试覆盖 率的方法和装置。

背景技术

集成电路为了保证生产产品的正确，需要用测试向量(test pattern)测试 是否存在制造缺陷。所谓测试向量，就是在测试时，加载到集成电路芯片的测 试激励。测试向量主要分为：用于测试芯片内只读存储器的测试向量(ROM BIST Pattern)，用于测试芯片内随机存取器的测试向量(RAM BIST Pattern) 和扫描链测试向量(Scan Pattern)。

其中，扫描链由多个寄存器构成，通过自动测试向量生成工具(Auto Test Pattern Generation，ATPG)控制所述多个寄存器中的存储值，从而形成扫描链 测试向量。

具体地说，扫描链芯片测试过程主要包括以下步骤：

S1，驱动测试芯片进入扫描测试模式(shift模式)，在此模式下，通过 ATPG向寄存器中灌入相应的测试向量，形成扫描链；

S2，测试芯片进入捕获模式(capture模式)，在此模式下，测试向量通过 寄存器，作用到与所述寄存器所连接的组合逻辑上，换句话说，测试向量开始 在测试芯片的组合逻辑电路中传输；并且将测试向量对组合逻辑的运算结果锁 存到相应的寄存器内；

S3，测试芯片再次进入shift模式，将上述运算结果平移输出；并且，比 较寄存器中的输出结果与期望响应，根据比较结果判断是否检测到错误。

但是，在上述步骤S2中，当测试向量作用到组合逻辑电路后，可能要与 另外一个控制信号共同作为某个与门的输入信号，而现实的情况是，在扫描模 式下，该控制信号有可能被置为保持低电平0的状态，从而使得该与门的输出 也为零，进而导致组合逻辑的输出不能被D触发器捕捉到。因此，在capture 模式下，无法完成捕捉功能。

由此可见，现有技术存在的问题是，由于在扫描模式下，有些控制信号被 置为零而导致输入的测试向量作用于组合逻辑后，输出的测试结果无法被检测 到，使得某些逻辑不可测，从而降低扫描链测试的逻辑覆盖率，进而导致芯片 的整体测试覆盖率低。

发明内容

本发明的目的在于提供一种提高扫描链测试覆盖率的方法和装置，以解决 现有技术由于在capture模式下无法完成捕捉功能而降低测试的逻辑覆盖率， 进而导致芯片的整体测试覆盖率低的问题。

为了解决上述问题，本发明公开了一种提高扫描链测试覆盖率的方法，所 述扫描链由多个寄存器串接而成，包括：

连接扫描模式下被置为零的存储器内建自测试(memory Built-in Self Test， memory BIST)控制信号的输入端到扫描链中的某一寄存器上；

输入测试向量生成工具产生的扫描测试向量给包括所述某一寄存器的扫 描链，测试组合逻辑；

比较所述组合逻辑的测试响应和逻辑期望值。

优选的，所述memory BIST控制信号为内建自测试选择(BIST_select)信 号、内建自测试执行(BIST_run)信号或内建自测试结果使能(BIST_result_en) 信号。

优选的，所述某一寄存器为扫描链中的任意一个寄存器。

优选的，所述测试向量生成工具为自动测试向量生成工具ATPG。

对应上述方法，本发明还公开了一种提高扫描链测试覆盖率的装置，所述 扫描链由多个寄存器串接而成，各寄存器具有接收测试向量生成工具产生的扫 描测试向量的端口，包括：

与所述扫描链中的某一寄存器连接的memory BIST控制信号单元，该 memory BIST控制信号单元存储扫描模式下被置为零的BIST控制信号；

输出端与所述memory BIST控制信号单元的输出端作为同一与门输入端 的组合逻辑；

输出所述组合逻辑扫描测试结果的所述与门。

优选的，所述memory BIST控制信号单元还可以包括：BIST_select信号 单元、BIST_run信号单元或BIST_result_en信号单元等。

优选的，所述某一寄存器为所述扫描链中的任意一个寄存器。

优选的，所述测试向量生成工具为自动测试向量生成工具ATPG。

与现有技术相比，本发明具有以下优点：