[发明专利]一种防止过冲的稳压电路及基准电路

说明书

技术领域

本发明涉及电路保护领域，特别涉及一种防止过冲的稳压电路及基准电路。

背景技术

在现有技术中，稳压电路都没有过冲保护，稳压电路的输出电压过高会造成后继电路的损伤或误动作。

通常情况下，基准电路包括带隙基准电路和稳压电路，基准电路也存在上述问题，并且低功耗的基准电路还存在启动慢的缺点，这必然会制约着整个系统的上电速度。

基准电路为整个模拟系统提供基准电压，是非常关键的模块。如图1所示为现有技术中基准电路示意图，基准电路通常由带隙基准电路101和稳压电路102两部分组成。

稳压电路102由差动放大电路、与差动放大电路相连的输出级组成。稳压电路上电时，差动放大电路的偏置电流I_BIAS还没有建立，所以差动放大电路还不能驱动输出级的输出管M9；M9的源极与电源相连，当电源逐渐上升时，M9的源极会以相同的速度随电源一起上升，而M9的栅极由于寄生电容和密勒补偿电容的影响，不能随电源一起上升，因此，随着电源的逐渐上升，M9的源栅电压差会逐渐变大，当其大于M9的阈值电压时，M9会流出较大的电流到电阻串(R3和R4)上，此时VREF端会出现一个较大的过冲，电源上升速度越快，这个过冲就会越高，直到差动放大电路的偏置电流I_BIAS建立了，差动放大电路才能驱动M9来抑制VREF端的过冲。当差动放大电路是低功耗放大器或者M9的栅极电容很大时，过冲的持续时间就会很长，这必然会影响整个系统在上电时的正常动作。

带隙基准电路101为稳压电路102提供零温度系数基准电压VBG和偏置电流I_BIAS，由于带隙基准电路的功耗很低，而且为了提高其电源抑制比，M3、M4、M5和M6的尺寸较大，VBG处还会添加一个较大的旁路电容C_L，所以上电时VBG和I_BIAS需要很长的稳定时间，从而限制了整个系统的上电速度。

现在有很多技术通过添加快速充电通路和反馈环来加快基准电路的上电速度，同时又能在基准稳定后有效地关断快速充电通路，从而实现低功耗的基准电路。然而，它们都不能有效地解决快速充电通路引起的基准电压VBG过冲问题。

发明内容

本发明实施例提供一种防止过冲的稳压电路及基准电路，用于解决现有技术中稳压电路不具有过冲保护的问题，并且还能够解决现有基准电路快速充电和防止过冲的问题。

为了解决上述技术问题，本发明实施例提供了一种防止过冲的稳压电路，包括差动放大器，输出级，控制信号单元及开关电路；所述差动放大器被输入预定的基准电压，根据所述预定基准电压产生放大电压；所述输出级，根据所述放大电压产生所述稳压电路的输出；所述控制信号单元根据所述差动放大器的基准电流，产生控制信号；当所述稳压电路刚上电时，所述差动放大器的基准电流还没建立，所述控制信号单元提供启动信号；当所述差动放大器的基准电流稳定后，所述控制信号单元提供关断信号；所述开关电路，根据控制信号控制所述输出级；当所述控制信号为启动信号时，所述开关电路关断所述输出级；当所述控制信号为关断信号时，所述开关电路让所述差动放大器驱动所述输出级。

根据本发明所述的稳压电路的一个进一步的方面，当所述输出级包括PMOS晶体管时，所述开关电路是PMOS晶体管，所述开关电路的PMOS晶体管的栅极与所述控制信号单元相连接，所述开关电路的PMOS晶体管的源极与电源相连，所述开关电路的PMOS晶体管的漏极与所述输出级的PMOS晶体管的栅极相连；

或者所述开关电路为NMOS晶体管，所述开关电路的NMOS晶体管的栅极与所述控制信号单元相连接，所述开关电路的NMOS晶体管的漏极与电源相连接，所述NMOS晶体管的源极与所述输出级的PMOS晶体管的栅极相连接；

或者所述开关电路为CMOS开关，所述CMOS开关连接于所述输出级的PMOS晶体管的栅极和电源之间，由所述控制信号来控制所述CMOS开关的导通或者断开。

根据本发明所述的稳压电路的再一个进一步的方面，当所述输出级包括NMOS晶体管时，所述开关电路是PMOS晶体管，所述开关电路的PMOS晶体管的栅极与所述控制信号单元相连接，所述开关电路的PMOS晶体管的漏极与地相连，所述开关电路的PMOS晶体管的源极与所述输出级的NMOS晶体管的栅极相连；

或者所述开关电路为NMOS晶体管，所述开关电路的NMOS晶体管的栅极与所述控制信号单元相连接，所述开关电路的NMOS晶体管的漏极与所述输出级的NMOS晶体管的栅极相连接，所述NMOS晶体管的源极与地相连接；