[发明专利]一种ROM-less DDS电路结构

说明书

技术领域

本发明涉及半导体集成电路设计技术领域，尤其涉及一种不需要波形存储器的(ROM-less)直接数字频率综合器(DDS)电路结构。

背景技术

直接数字频率合成器(Direct Digital frequency Synthesizer，DDS)是一种频率合成器，其直接采用数字技术将正弦波形的相位信息转换为幅度信息，具有频率分辨率高、频率切换速度快并且在频率切换时保持输出波形相位连续等优点。DDS被广泛地应用于通信、雷达、信号处理以及电子对抗等各种军民用用途。

传统的DDS电路结构框图如图1所示，其中包括N-bit累加器11、正弦波形存储ROM 12、线性DAC 13、低通滤波器14以及时钟分配网络15等子电路，N为大于2的自然数。相位累加器11在时钟频率f_c的控制下以N-bit宽度频率控制字所代表的十进制数K作累加运算，输出N-bit宽度二进制格式数据作为波形存储ROM 12的索引地址；波形存储ROM 12将相应地址上存储的M-bit宽度正弦波形幅度数据输出到M-bit线性数摸转换器(DAC)13；线性DAC 13将随机存储器(ROM)中存储的波形数据转换为阶梯波形，然后再经过低通滤波器14之后得到合成的频率为f_o的正弦波形信号。输出信号频率f_o与时钟频率f_c的关系为：f_o＝K·f_c/2^N。

在传统DDS结构中，波形存储ROM 12是电路功耗、速度的主要瓶颈，并且是电路中占用面积最大的单元。为了减小DDS中波形存储ROM的电路面积，通常有两种办法：一为对相位进行截断，即将N-bit累加器输出的N-bit宽度数据(即ROM的地址)的低m-bit截去而保留高(N-m)-bit作为ROM的地址，这样可以将ROM的地址数目从2^N减小为2^N-m，同时对输出波形质量只有较小的恶化；二为对ROM中存储数据进行压缩，比如利用正弦波形的对称性将ROM中的数据压缩为原先的四分之一，或者别的高级压缩算法，如常用的Sunderland结构、Nicholas结构及泰勒级数线性插值结构等，可以有效减小波形存储ROM的面积。但是，这些都不能从根本上解决传统DDS电路中波形存储ROM带来的功耗、速度和面积问题，仅仅是对原先问题的有限缓解。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的主要目的在于提供一种ROM-less DDS电路结构，以彻底消除波形存储ROM对DDS电路功耗、速度及面积的限制。

(二)技术方案

为达到上述目的，本发明该变了传统DDS的电路结构，提供了一种ROM-less DDS电路结构，包括依次连接的流水线累加器、异或逻辑单元、温度计编码器、正弦加权非线性DAC和Gilbert乘法器单元，其中，流水线累加器还连接于Gilbert乘法器单元。

上述方案中，所述流水线累加器是一个N-bit流水线累加器，N为大于2的自然数，用于将输入的N-bit频率控制字进行累加操作，在每个时钟周期内向所述异或逻辑单元输出一个累加结果，并将经过时延的N-bit结果输出给所述Gilbert乘法器单元。

上述方案中，所述异或逻辑单元是一个(N-2)-bit宽度异或逻辑运算阵列，N为大于2的自然数，用于将所述流水线累加器输出的N-bit结果中的低(N-2)-bit数据分别各自与第二高位数据2nd-MSB进行异或逻辑操作，并向所述温度计编码器输出(N-2)-bit宽度结果数据。

上述方案中，该异或逻辑运算阵列，实现了正弦波形从单调递增的第一象限到单调递减的第二象限的扩展。

上述方案中，所述温度计编码器，用于将所述异或逻辑单元输出的(N-2)-bit宽度的二进制编码格式数据编码为[2^(N-2)-1]-bit宽度的温度计编码格式数据，并输出给所述正弦加权非线性DAC。

上述方案中，所述正弦加权非线性DAC包括[2^(N-2)-1]个电流源，每个电流源的开关分别由所述温度计编码器输出的[2^(N-2)-1]-bit宽度的温度计编码格式数据中的对应位所控制，并且电流源的电流值是正弦加权的。