[发明专利]一种GaAs HBT超高速时钟分配电路

权利要求书

1.一种GaAs HBT超高速时钟分配电路，其特征在于，该电路包括：时钟预驱动器、第二级时钟驱动器、时钟路径传输线，和时钟路径传输线上的串联电阻及端接阻容网络，其中：

时钟预驱动器，用于对输入的正弦差分时钟信号CLK_P和CLK_N进行缓冲放大，并输出给第二级时钟驱动器；

第二级时钟驱动器，在电路中的具体数目与其所要驱动的负载数目有关，用于将时钟预驱动器的输出信号C1_P和C1_N进行再次缓冲放大，并输出给时钟路径传输线；

时钟路径传输线，作为时钟信号传播路径，用于将第二级时钟驱动器输出的时钟信号C2_P、C2_N和C3_P、C3_N传输到负载；

时钟路径传输线上的串联电阻及端接阻容网络，用于提高整个超高电路中时钟信号的完整性。

2.根据权利要求1所述的GaAs HBT超高速时钟分配电路，其特征在于，所述时钟预驱动器是一个对称的全差分结构，采用具有高速性能的发射极耦合逻辑ECL，将作为整个超高速电路的时钟的正弦差分信号CLK_P、CLK_N作为其输入，通过该时钟预驱动器的处理，将正弦波形修正为摆率比正常情况较高的陡峭方波信号。

3.根据权利要求2所述的GaAs HBT超高速时钟分配电路，其特征在于，所述时钟预驱动器采用差分发射极跟随器作为输出级。

4.根据权利要求1所述的GaAs HBT超高速时钟分配电路，其特征在于，所述第二级时钟驱动器采用ECL对称全差分结构，对时钟预驱动器的输出信号C1_P和C1_N进行再次缓冲放大，使时钟信号的摆率比正常情况更大，提供比正常情况更短的上升沿和下降沿。

5.根据权利要求1所述的GaAs HBT超高速时钟分配电路，其特征在于，在该时钟分配电路中，有多个时钟驱动器，并且根据负载数目不同而并联相应数目的第二级时钟驱动器输出来增强驱动能力，使所有负载都得到充分驱动。

6.根据权利要求1所述的GaAs HBT超高速时钟分配电路，其特征在于，所述时钟路径传输线为芯片中的金属走线，用于将第二级时钟驱动器输出的高速时钟信号传输到所要驱动的负载端。

7.根据权利要求1所述的GaAs HBT超高速时钟分配电路，其特征在于，在所述时钟路径传输线上的串联电阻及端接阻容网络中，串联电阻位于时钟路径传输线分叉点的两侧，用于吸收由于时钟路径传输线不连续性所造成的信号反射，使时钟信号不发生严重失真；在负载链的末端，时钟路径传输线到达其所要驱动的最后一个负载，也出现了传输线的不连续，同样会产生信号反射；端接阻容网络采用电阻-电容串联网络对时钟路径传输线的末端进行端接，弥补其不连续性，进而提高信号完整性。

8.根据权利要求1所述的GaAs HBT超高速时钟分配电路，其特征在于，该时钟分配电路在设计过程中，除了时钟预驱动器及第二级时钟驱动器需要经过原理图仿真验证之外，所有的无源网络，包括时钟路径传输线、时钟路径传输线上的串联电阻及端接阻容网络都需要经过电磁仿真验证，然后整体电路需要进行原理图+电磁联合仿真验证。