[发明专利]一种GaAs HBT超高速时钟分配电路

说明书

技术领域

本发明涉及半导体集成电路设计技术领域，尤其涉及一种GaAs HBT超高速时钟分配电路。

背景技术

砷化镓异质结双极型晶体管(GaAs HBT)因其优秀的高频及击穿性能，成为设计制造射频电路及超高速数模混合电路的最佳选择之一。采用GaAs HBT工艺设计制造的集成电路，具有更高的工作频率和更宽的带宽，并且具有良好的器件匹配性能，适合用于超高速大规模数模混合集成电路。

在这些基于GaAs HBT工艺的超高速电路中，通常时钟信号达到了GHz以上，所以通常不能以方波的形式提供，而只能以较为方便获得的正弦形式提供。这就需要在电路中通过时钟预驱动器将低摆率的正弦时钟信号转换为具有陡峭上升沿和下降沿的方波形式，以供其所驱动的数字电路使用。

为了尽可能多地挖掘GaAs HBT的高速性能，通常采用具有高速性能的ECL逻辑。ECL电路为对称全差分电路结构，要求提供较强的驱动。在电路复杂度较高的超高速电路中，仅仅依靠时钟预驱动器来驱动所有负载不能达到充分驱动的要求，也就不能获得超高速运作。

由于超高速电路中时钟频率达到了微波频段，所以电路中的互联线不能再按照集总参数原件来处理，而必须考虑其分布效应。与此同时，超高速电路中的信号完整性也对电路设计，尤其是时钟路径传输线提出了严格要求。设计不恰当的时钟路径传输线，将导致信号发生不匹配和反射、出现振铃及过冲等现象，使电路发生紊乱，不能在超高速时钟频率下正常工作。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的主要目的在于提供一种GaAs HBT超高速时钟分配电路，以提供充分的驱动能力及信号完整性。

(二)技术方案

为达到上述目的，本发明提供了一种GaAs HBT超高速时钟分配电路，该电路包括：时钟预驱动器、第二级时钟驱动器、时钟路径传输线，和时钟路径传输线上的串联电阻及端接阻容网络，其中：

时钟预驱动器，用于对输入的正弦差分时钟信号CLK_P和CLK_N进行缓冲放大，并输出给第二级时钟驱动器；

第二级时钟驱动器，在电路中的具体数目与其所要驱动的负载数目有关，用于将时钟预驱动器的输出信号C1_P和C1_N进行再次缓冲放大，并输出给时钟路径传输线；

时钟路径传输线，作为时钟信号传播路径，用于将第二级时钟驱动器输出的时钟信号C2_P、C2_N和C3_P、C3_N传输到负载；

时钟路径传输线上的串联电阻及端接阻容网络，用于提高整个超高电路中时钟信号的完整性。

上述方案中，所述时钟预驱动器是一个对称的全差分结构，采用具有高速性能的发射极耦合逻辑ECL，将作为整个超高速电路的时钟的正弦差分信号CLK_P、CLK_N作为其输入，通过该时钟预驱动器的处理，将正弦波形修正为摆率比正常情况较高的陡峭方波信号。

上述方案中，所述时钟预驱动器采用差分发射极跟随器作为输出级。

上述方案中，所述第二级时钟驱动器采用ECL对称全差分结构，对时钟预驱动器的输出信号C1_P和C1_N进行再次缓冲放大，使时钟信号的摆率比正常情况更大，提供比正常情况更短的上升沿和下降沿。

上述方案中，在该时钟分配电路中，有多个时钟驱动器，并且根据负载数目不同而并联相应数目的第二级时钟驱动器输出来增强驱动能力，使所有负载都得到充分驱动。

上述方案中，所述时钟路径传输线为芯片中的金属走线，用于将第二级时钟驱动器输出的高速时钟信号传输到所要驱动的负载端。

上述方案中，在所述时钟路径传输线上的串联电阻及端接阻容网络中，串联电阻位于时钟路径传输线分叉点的两侧，用于吸收由于时钟路径传输线不连续性所造成的信号反射，使时钟信号不发生严重失真；在负载链的末端，时钟路径传输线到达其所要驱动的最后一个负载，也出现了传输线的不连续，同样会产生信号反射；端接阻容网络采用电阻-电容串联网络对时钟路径传输线的末端进行端接，弥补其不连续性，进而提高信号完整性。

上述方案中，该时钟分配电路在设计过程中，除了时钟预驱动器及第二级时钟驱动器需要经过原理图仿真验证之外，所有的无源网络，包括时钟路径传输线、时钟路径传输线上的串联电阻及端接阻容网络都需要经过电磁仿真验证，然后整体电路需要进行原理图+电磁联合仿真验证。

(三)有益效果

从上述技术方案可以看出，本发明具有以下有益效果：