[发明专利]基于RC触发的双通道静电放电保护电路

说明书

技术领域

本发明涉及一种集成电路静电放电保护电路，特别涉及一种低触发电压、高导通速度、高导通均匀性的基于RC触发的双通道静电放电保护电路，适用于在全芯片防护中的电源地间保护设计。

背景技术

静电放电即ESD(Electro-Static Discharge)是当今CMOS集成电路发展中最重要的可靠性问题之一，随着微电子技术的飞速发展，半导体器件特征尺寸大幅度缩小，各种先进工艺被大量采用，导致了ESD造成的危害越来越严重。据统计，集成电路40％以上的失效是由ESD引起的，因此增加了研发周期，增加了产品的研发成本，推迟了产品的上市时间，也可能缩短了产品的使用寿命，每年在业界造成数以百亿的损失，所以集成电路设计中通常要加入静电放电保护电路。

NMOS器件是一种常用的ESD保护器件，容易设计，工艺实现简单，并且因其回滞特性，实施在全芯片防护中具有良好的屏蔽性和较低的工作电压，加之衬底寄生的反向二极管，可以提供高效的双向的ESD路径。NMOS器件在高压静电作用下，大部分静电荷放电路径主要包括表面的沟道放电，和衬底寄生的NPN三极管放电，所以最有效的设计应该可以同时通过表面沟道和衬底寄生NPN放电，并努力提升其放电效率。目前常用的提高NMOS器件栅极沟道导通电流的触发电路结构包括如图1所示的栅耦合结构和图2所示的栅驱动结构，但是它们的栅极55被直接拉至与电源1相同的电平高度，由于栅极55比较薄弱，所以这可能导致栅氧击穿，即使没有击穿，栅氧上的高压也会引起放电器件静电防护能力的退化。所以，目前常用的基于NMOS器件的静电保护电路设计大多是采用衬底接地的方式，依靠衬底与漏极之间的寄生反向PN结反向雪崩击穿，然后触发整个寄生于漏极、衬底、源极之间的NPN进行开启放电，但是这种触发方式物理过程复杂、耗时长、开启电压高，越来越不适于大规模集成电路的全芯片静电放电防护设计。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供一种基于RC触发的双通道静电放电保护电路，该保护电路在不增加集成电路额外工艺的前提下，具有高电流放电效率、开启时间短、开启电压低，并且易于设计。

本发明的技术解决方案是：基于RC触发的双通道静电放电保护电路，其特征在于：由延迟产生单元、衬底触发单元、低压栅极触发单元和静电放电器件组成，延迟产生单元、衬底触发单元、低压栅极触发单元和静电放电器件并联后接于电源和地之间，延迟产生单元产生共用延迟脉冲同时提供给衬底触发单元和低压栅极触发单元，衬底触发单元产生衬底触发电平接至静电放电器件的衬底，低压栅极触发单元产生栅极触发电平接至静电放电器件的栅极，静电放电器件的漏极接电源，静电放电器件的源极接地。

所述的延迟产生单元由耗尽型PMOS器件和电容组成，耗尽型PMOS器件和电容串联后接于电源和地之间，耗尽型PMOS器件的源极和衬底接电源，栅极接地，漏极接电容，耗尽型PMOS器件的漏极与电容的连接点构成输出端用于输出延迟脉冲。

所述的电容由耗尽型NMOS器件组成，耗尽型NMOS器件的栅极接地，源极、衬底和漏极短接在一起接至延迟产生单元中耗尽型PMOS器件的漏极。

所述的衬底触发单元由耗尽型PMOS器件和耗尽型NMOS器件串联而成，耗尽型PMOS器件的栅极和耗尽型NMOS器件的栅极相连接形成衬底触发单元的输入端，耗尽型PMOS器件的漏极和耗尽型NMOS器件的漏极相连接形成衬底触发单元的输出端，耗尽型PMOS器件的源极和衬底接电源，耗尽型NMOS器件的源极和衬底接地。

所述的低压栅极触发单元由耗尽型PMOS器件、电阻和二极管组成，电阻与二极管并联后与耗尽型PMOS器件串联接在电源和地之间，耗尽型PMOS的栅极作为低压栅极触发单元的输入端，衬底和源极接电源，漏极接电阻和二极管，漏极、电阻和二极管的连接点形成低压栅极触发单元的输出端。

所述的静电放电器件为多插指型结构的NMOS器件，P-衬底包括条形和环形两部分，环形衬底位于条形衬底的四周，条形衬底的两侧相邻的N⁺区域为源极，源极两侧比邻的为栅极，在两个栅极之间的N⁺区域为漏极。