[发明专利]CPU与FPGA间高速间接存取装置和方法

权利要求书

1.一种存取装置，其用于实现CPU与FPGA的寄存器组之间的存取，其特征在于，包括：

DPRAM组，其包括至少一个适于与所述FPGA的寄存器组以及所述CPU相连并与所述FPGA的寄存器组以及所述CPU进行数据交换的DPRAM；

CPU读写电路，其与所述DPRAM组及所述CPU相连接，用于控制所述DPRAM组与所述CPU之间的数据交换；以及

硬件读写电路，其与所述DPRAM组及所述寄存器组相连接，用于控制所述DPRAM组与所述寄存器组之间的数据交换。

2.如权利要求1所述的存取装置，其特征在于，所述存取装置通过对所述FPGA进行配置而在所述FPGA中实现。

3.如权利要求2所述的存取装置，其特征在于，所述DPRAM组包括第一DPRAM(3)和第二DPRAM(6)，其中所述第一DPRAM(3)适于与所述FPGA的寄存器组中的控制寄存器组以及所述CPU相连并与所述控制寄存器组以及所述CPU进行数据交换；所述第二DPRAM(6)适于与所述FPGA的寄存器组中的数据寄存器组以及所述CPU相连并与所述数据寄存器组以及所述CPU进行数据交换。

4.如权利要求3所述的存取装置，其特征在于，所述第一DPRAM(3)用于向所述FPGA的控制寄存器组写入数据以及由所述CPU读写数据；所述第二DPRAM(6)用于由所述CPU读写数据以及从所述FPGA的数据寄存器组读取数据。

5.如权利要求3所述的存取装置，其特征在于，所述CPU读写电路包括译码电路(1)和CPU读写控制电路(2)，其中所述译码电路用于基于来自CPU地址总线的信号而产生所述第一DPRAM(3)和第二DPRAM(6)的片选信号，所述CPU读写控制电路(2)用于基于来自CPU地址总线的信号和CPU读写信号而产生所述第一DPRAM(3)或第二DPRAM(6)的存取地址与DPRAM的读写使能信号。

6.如权利要求3所述的存取装置，其特征在于，所述硬件读写电路包括第一部分和第二部分，其中所述第一部分用于控制所述第一DPRAM(3)与所述寄存器组的控制寄存器组之间的数据交换，所述第二部分用于控制所述第二DPRAM(6)与所述寄存器组的数据寄存器组之间的数据交换。

7.如权利要求6所述的存取装置，其特征在于，所述硬件读写电路的所述第一部分包括写仲裁电路与第一顺序读写电路，其中所述写仲裁电路与CPU时钟信号以及所述CPU读写电路相连，从而根据CPU时钟信号和所述CPU读写电路对所述第一DPRAM的写使能信号而产生写仲裁信号发送至所述第一顺序读写电路，从而阻止在CPU写第一DPRAM的同时第一顺序读写电路对所述控制寄存器进行写操作。

8.如权利要求6所述的存取装置，其特征在于，所述硬件读写电路的所述第二部分包括读仲裁电路与第二顺序读写电路，所述读仲裁电路与FPGA时钟信号、所述CPU以及所述第二顺序读写电路相连接，用于将所述第二DPRAM的读写划分为读和写两个时间段，第一个时间段内通过第二顺序读写电路将数据寄存器组中的数据按序写入第二DPRAM中，在第二个时间段的开始向CPU发出中断请求，然后由CPU在第二个时间段内读取第二DPRAM中的内容。

9.一种其用于实现CPU与FPGA的寄存器组之间存取的存取方法，其特征在于，包括：

在所述CPU和所述FPGA的所述寄存器组之间提供DPRAM组，所述DPRAM组包括至少一个适于与所述FPGA的寄存器组以及所述CPU相连并与所述FPGA的寄存器组以及所述CPU进行数据交换的DPRAM；

在CPU向所述寄存器组写入数据时，先将CPU的数据写入所述DPRAM，然后再将来自所述CPU的数据从所述DPRAM组写入所述寄存器组；以及

定时地将所述寄存器组的数据写入所述DPRAM组，然后向所述CPU发出中断请求，由所述CPU从所述DPRAM读取来自所述寄存器组的数据。

10.如权利要求9所述的存取方法，其特征在于，所述DPRAM组包括第一DPRAM和第二DPRAM，在CPU向所述寄存器组写入数据时，先将CPU的数据写入所述第一DPRAM，然后再将所述来自CPU的数据从所述DPRAM组写入所述寄存器组的控制寄存器组；以及定时地将所述寄存器组的数据寄存器组的数据写入所述第二DPRAM，然后向所述CPU发出中断请求，由所述CPU从所述DPRAM读取来自所述数据寄存器组的数据。