[发明专利]CPU与FPGA间高速间接存取装置和方法

说明书

技术领域

本发明涉及CPU与FPGA间的数据存取方法及装置，尤其是CPU与FPGA间的高速存取方法和装置。

背景技术

FPGA已应用于现代各种电路设计之中。在目前的FPGA中，CPU读写电路都设计为直接读写，即用地址总线进行译码，然后用译码后的信号去控制寄存器的读写。这种方法对于一般的小规模读写电路是比较合适的，在对CPU读写速率无特别要求时也是比较合适的。但是，随着FPGA电路规模的扩大，FPGA所执行的功能越来越复杂，FPGA所涉及的控制信号和测试结果可能很多，如果使用直接读写法会导致读写效率很低，从而过多地占用CPU资源。此外，当为了提高CPU的存取速度而提高CPU总线的工作速率时，必须插入等待状态，否则可能由于电路延迟太大而使得CPU根本无法正确完成存取操作。而插入等待状态又使存取速率下降。

发明内容

为了克服传统直接存取工作方式的慢速、低效问题，本发明的目的在于提供一种新的存取装置来实现高速与高效的存取。

本发明通过提供一种存取装置而实现上述目的。所述存取装置用于实现CPU与FPGA的寄存器组之间的存取，包括：DPRAM组，其包括至少一个适于与所述FPGA的寄存器组以及所述CPU相连并与所述FPGA的寄存器组以及所述CPU进行数据交换的DPRAMCPU读写电路，其与所述DPRAM组及所述CPU相连接，用于控制所述DPRAM组与所述CPU之间的数据交换；以及硬件读写电路，其与所述DPRAM组及所述寄存器组相连接，用于控制所述DPRAM组与所述寄存器组之间的数据交换。

通过采用DPRAM作为CPU和FPGA寄存器组之间的存取缓冲，极大地减小了CPU读写电路的复杂度和CPU总线的负载，从而可以提高CPU的工作速率。而且，CPU有可能以突发的方式对DPRAM组进行存取。从而进一步提高CPU的工作效率。

优选地，所述存取装置可以通过对所述FPGA进行配置而在所述FPGA中实现。通过利用FPGA内部丰富的DPRAM资源，只需对FPGA进行适当的配置就可以实现所述存取装置。通过充分利用FPGA内部丰富的DPRAM(双端口RAM)资源为高速复杂读写电路提供一种高速、高效的解决方法。它不仅能够提高CPU总线的工作速率，而且能大大提高CPU的存取效率，使CPU的工作效率得到提高。

优选地，所述DPRAM组包括第一DPRAM和第二DPRAM，其中所述第一DPRAM适于与所述FPGA的寄存器组中的控制寄存器组以及所述CPU相连并与所述控制寄存器组以及所述CPU进行数据交换；所述第二DPRAM适于与所述FPGA的寄存器组中的数据寄存器组以及所述CPU相连并与所述数据寄存器组以及所述CPU进行数据交换。采用两片DPRAM，将CPU读和CPU写(更具体而言，是CPU与寄存器组之间的存取)分成两个相对独立的部分，从而简化了FPGA内部的CPU读写电路设计。

优选地，所述第一DPRAM用于向所述FPGA的控制寄存器组写入数据以及由所述CPU读写数据；所述第二DPRAM用于由所述CPU读写数据以及从所述FPGA的数据寄存器组读取数据。采用两片DPRAM，且各片DRRAM与FPGA寄存器之间仅仅是单向的数据传送关系，从而，简化了FPGA内部的硬件读写电路的设计。

优选地，所述CPU读写电路包括译码电路和CPU读写控制电路，其中所述译码电路用于基于来自CPU地址总线的信号而产生所述第一DPRAM和第二DPRAM的片选信号，所述CPU读写控制电路用于基于来自CPU地址总线的信号和CPU读写信号而产生所述第一DPRAM或第二DPRAM的存取地址与DPRAM的读写使能信号。通过CPU读写控制电路可以产生突发读写地址，提高存取效率。

优选地，所述硬件读写电路包括第一部分和第二部分，其中所述第一部分用于控制所述第一DPRAM(3)与所述寄存器组的控制寄存器组之间的数据交换，所述第二部分用于控制所述第二DPRAM(6)与所述寄存器组的数据寄存器组之间的数据交换。将所述寄存器组细分为控制寄存器组和数据寄存器组，并将第一DPRAM与控制寄存器组之间的数据交换与第二DPRAM与数据寄存器组之间的数据交换分隔开，从而简化了设计的复杂性，有利于数据的有序交换。