[发明专利]伪静态存储器及其读操作与刷新操作的控制方法

说明书

技术领域

本发明涉及存储器处理的技术领域，特别是涉及一种可控制读操作与刷新操作的伪静态存储器及其控制方法，以及，一种可并行控制读/写操作与刷新操作的伪静态存储器。

背景技术

动态随机存储器(Dynamic Random-Access Memory，DRAM)是一种大容量的存储器，DRAM对存储器阵列的晶体管要求很少(最少时单管就能实现)，十分有利于降低面积开销，故随着系统芯片尺寸的逐渐减小而被广泛应用。由于漏电造成DRAM的晶体管只能将数据保持很短的时间，为了保持数据，DRAM必须隔一段时间刷新(refresh)一次。如果存储单元没有被刷新，存储的信息/数据就会丢失。

静态存储器(Static Random Access Memory，SRAM)是典型高速存储器，公知的是，DRAM的存取速度不如SRAM快。目前，随着系统芯片的尺寸逐渐减小，对存储器所占面积的要求更加小，一种常用的方式为，利用DRAM的内核，制造SRAM，也就是伪静态存储器(伪SRAM)。即伪SRAM具有一个DRAM存储器内核和一个“SRAM型”接口的存储器件。伪SRAM内部的DRAM架构使它比传统SRAM具有更多的长处，例如体积更为轻巧，但是，由于它使用了DRAM内核，因而也需要进行周期性的刷新，以便保存数据。所以同时带来的问题就是刷新导致存取速度上不如真正的SRAM快。可见，存取速度成为伪SRAM存储器的发展瓶颈。

总之，需要本领域技术人员迫切解决的一个技术问题就是：如何能创造性地提出一种伪静态存储器的并行刷新与读/写操作的机制，以提高伪SRAM的存取速度，进而提高它的工作效率。

发明内容

本发明所要解决的技术问题是提供一种可控制读操作与刷新操作的伪静态存储器及其控制方法，以提高伪SRAM的存取速度，进而提高它的工作效率。

本发明还提供了一种可并行控制读/写操作与刷新操作的伪静态存储器，以进一步提高伪SRAM的存取速度。

为了解决上述问题，本发明公开了一种伪静态存储器，包括：

读操作缓冲器及读操作标志寄存器，所述读操作标志寄存器用于存储标识所述读操作缓冲器中是否缓存有第一数据的读状态信号；

写操作缓冲器及写操作标志寄存器，所述写操作缓冲器缓存需要写入指定存储器组的第二数据及对应的存储器组地址；所述写操作标志寄存器用于存储标识所述写操作缓冲器中是否缓存有新的第二数据的写状态信号；

比较器，用于比较当前读操作所针对的存储器组地址，与当前写操作缓冲器中缓存的第二数据需写入的存储器组地址，并输出比较结果信号；

控制电路，用于在当前时钟周期读操作与刷新操作冲突时，依据所述读状态信号、写状态信号及比较结果信号，控制进行以下操作：

从读操作缓冲器或写操作缓冲器上执行读操作且并行执行刷新操作；

或者，从指定的存储器组上执行读操作，并将所读取的数据缓存至读操作缓冲器。

优选的，所述读状态信号在读操作缓冲器中缓存有第一数据时为1，在读操作缓冲器中没有第一数据时为0；所述写状态信号在写操作缓冲器中缓存有新的第二数据时为1，在写操作缓冲器中没有新的第二数据时为0；所述比较器在比较地址相同时输出比较结果信号为1，在比较地址不同时输出比较结果信号为0；所述控制电路包括：

第一控制子模块，用于在第一预置条件下执行从写操作缓冲器上读取数据且并行刷新的操作；所述第一预置条件为读状态信号、写状态信号及比较结果信号依次为111或011；

第二控制子模块，用于在第二预置条件下执行从读操作缓冲器上读取数据且并行刷新的操作；所述第二预置条件为读状态信号、写状态信号及比较结果信号依次为100、110或101；

第三控制子模块，用于在第三预置条件下执行从指定的存储器组上读取数据，并将所读取的数据缓存至读操作缓冲器的操作；所述第三预置条件为读状态信号、写状态信号及比较结果信号依次为000、010或001。

优选的，所述控制电路还用于在当前时钟周期读操作与刷新操作不冲突时，依据所述写状态信号及比较结果信号，从写操作缓冲器或指定的存储器组上执行读操作。

优选的，所述写状态信号在写操作缓冲器中缓存有新的第二数据时为1，在写操作缓冲器中没有新的第二数据时为0；所述比较器在比较地址相同时为输出比较结果信号为1，在比较地址不同时输出比较结果信号为0；所述控制电路包括：

第五控制子模块，用于在第五预置条件下执行从指定的存储器组上读取数据且并行执行刷新操作；所述第五预置条件为写状态信号及比较结果信号依次为01、00或10；