[发明专利]集成电路的仿真测试方法

说明书

技术领域

本发明涉及电路仿真测试方法，尤其是涉及一种采用分段的形式提高集成电路仿真验证 速度的仿真测试方法。

背景技术

现代的电路设计技术，除了直接绘制电路图之外，也有直接以语言实现电路的方式，这 种语言即称为硬件描述语言(Hardware Description Language，HDL)。随着大规模逻辑电路的 发展，硬件描述语言获得广泛的应用，其中使用最多的是verilog HDL。

EDA(Electronic Design Automatic)技术是以计算机为工具，使用硬件描述语言完成设计 文件，自动地完成逻辑编译、化简、分割、综合及优化、布局布线、仿真等工作。EDA技术 的出现，极大地提高了电路设计的效率，减轻了设计者的劳动强度。

随着大规模逻辑电路的广泛应用和逻辑功能的日趋复杂，其验证逻辑功能是否正确的测 试方案也变得非常繁杂和烦琐。如此，对于逻辑设计验证工程师来说，如何提高效率判断逻 辑电路功能是否正确这一问题愈加突出，它也成为当前逻辑设计电路的仿真验证技术领域的 一大难点。

验证逻辑设计电路是否正确可以分为软件和硬件两种验证方案：

一是验证人员采用EDA仿真验证软件，模拟电路的工作情况，根据仿真波形和时序的结 合来分析和判断仿真结果是否正确。

二是采用硬件验证法，通过采用CPLD或FPGA等可编程逻辑器件进行硬仿真，直接验 证需要测试的逻辑设计电路。利用诸如FPGA等可编程逻辑器件来进行逻辑验证时，需要拥 有数量巨大的逻辑门的FPGA、成本高、周期长。而且必须在基于FPGA的硬件电路完成调 试的情况下，才能用来验证待测的逻辑设计电路；即使基于FPGA的硬件电路完成调试，一 旦待测的逻辑设计电路出现逻辑错误，该测试环境给出的帮助信息较少，对于逻辑错误的定 位也非常困难。因此通过EDA仿真工具验证电路仍然是电路设计必不可少的阶段。

另外，在芯片级的集成电路设计的过程中，除了考虑芯片的性能之外，也需要将芯片的 上市时间要求考虑在内，这就直接涉及到了芯片的验证时间问题。但是，现有的EDA工具在 中断此次仿真后，不具备在下次仿真中恢复此次仿真环境的功能，因此每次仿真都需要经过 相同的向量激励后，电路才能运行到所需的状态，从而耗费了大量时间，严重影响了芯片的 设计进度。

发明内容

本发明公开一种集成电路仿真测试方法，通过将原本单线程的仿真流程分割成多个可并 行执行的仿真线程，大幅减少了仿真的测试时间。

本发明采用如下技术方案来实现：一种集成电路仿真测试方法，其包括步骤：

读入集成电路的网表，根据寄存器、锁存器、RAM、ROM各自的数据生成对应的列表 文件，由列表文件按verilog硬件描述语言生成保存现场数据任务和恢复现场数据任务；

在不同仿真时间点时调用保存现场数据任务，对所指定的不同仿真时间点的仿真现场数 据进行保存；

产生多个相互独立的仿真线程，每个仿真线程均启动仿真软件，调用恢复现场数据任务 将每个仿真软件所仿真对应的集成电路初始化为在不同仿真时间点时保存的现场数据，并启 动各个仿真线程进行仿真验证。

其中，保存仿真现场数据的步骤包括：

先停止集成电路中所有的时钟信号，并保存各时钟信号的状态；

然后分别保存各个寄存器、锁存器、RAM和ROM的当前数据。

其中，寄存器、锁存器、RAM和ROM的仿真现场数据分别保存在不同的文件中。

其中，寄存器、锁存器、RAM和ROM的仿真现场数据均保存在一个文件中。

其中，寄存器、锁存器、RAM和ROM的仿真现场数据以二进制格式保存在文件中。

其中，调用恢复现场数据任务将集成电路初始化的步骤包括：

停止集成电路中所有的时钟信号；

以保存的仿真现场数据恢复各个寄存器、锁存器、RAM和ROM的状态值；

恢复集成电路中所有时钟信号。

与现有技术相比，本发明具有如下有益效果：