[发明专利]用于实现双向数据总线的可编程输入/输出结构和方法

说明书

技术领域

本发明涉及用于集成电路的输入/输出结构领域。更具体地，本发明涉 及用于实现双向数据总线的可编程输入/输出结构。

背景技术

目前，存储器是范围从计算机到电视的许多电子设备的必要部件。在 过去十年中，存储器的常见形式从快页(FP)模式和扩展数据输出 (EDO)发展到了SDR、DDR和DDR2，这带来了高级体系结构、更快 的速度、更高的密度和带宽以及更低的电源电压和功耗。这些显著进步组 合在一起将DRAM(和计算市场细分)提升到更高的性能水平。

在2000年，DDR SDRAM被引入到市场。DDR技术通过在时钟周期 的上升沿和下降沿两者上传输数据而将SDR数据速率加倍。在DDR的情 况下，每个时钟周期在每根数据线上传输2比特，而非SDR情况下的每根 数据线1比特。为此，在每个时钟周期上，为每根数据线从存储器阵列访 问2比特。该处理称为2字(2-word)或2n预取(prefetch)。预取帮助 以进化的(evolutionary)步幅来获得速度，从而改善成品率并提高性能。 DDR2SDRAM的运行与DDR SDRAM很像，但具有允许更快速度的新特 征。尽管DDR具有2n预取且DDR2具有4n预取，但是DDR3具有8n预 取。DDR3的内部数据周期时间是外部时钟率(clock rate)的八分之一， 并且内部数据总线宽度是外部数据总线宽度大小的8倍。在DDR3的情况 下，在每个核心时钟周期上，每根数据线上8比特的数据被从存储器阵列 移动到I/O缓冲器。其他带宽提升特征包括较低的RTT(端接电阻)值以 支持较高的数据速率。DDR2值开始于50欧姆，而DDR3值开始于20欧 姆。因为DDR3具有两倍于DDR2的带宽，所以DDR3的速度在DDR2停 止(1eave off)处增大。DDR3的速度开始于800Mbps，并且最大为 1600Mbps。当包括64比特总线带宽时，DDR3可以达到6,400至12,800M 次传输/s的速度。SRAM也发生了类似演变。

图1示出了控制器110和SRAM120之间的交互的顶层框图。一般而 言，控制器110通过电路板(未示出)上的多条迹线而电耦合到公共输入/ 输出SRAM120(CIO SRAM)。CIO SRAM能够经由同一输入/输出端口 来接收和发送信号。这种配置减小了集成电路的表面积和功耗两者，这是 高效电路设计中两个最需要考虑的事项。控制器110向SRAM120发送时 钟、地址和控制信号。在一些实施例中，数据信号在控制器110和SRAM 120之间是双向的。或者，数据信号是从SRAM120耦合到系统中的其他 地方并且独立于控制器。

图2示出了可编程阻抗输出驱动器(PIOD)200。这种PIOD200通常 是由SRAM实现的以驱动数据输出信号。PIOD包括电耦合到电源VDDQ 的至少一个固定上拉器件210。当SRAM将输出信号驱动为“高”时，固 定上拉器件210被使能。PIOD还包括至少一个固定下拉器件215。当 SRAM将输出信号驱动为“低”时，固定下拉器件215被使能。集成电路 设计领域的普通技术人员将会清楚，信号“高”对于信号“高”而言一般 等于电压VDDQ减去适当的栅源电压降，或者对于信号“低”而言等于电 压VSS加上栅源电压升。一般而言，电压VSS是地或者零。然而，如果 应用需要，则电压VSS能够是非零的。在该示例中，固定上拉器件210和 固定下拉器件215都是MOS晶体管。固定器件210和215的大小被选择 为使得当仅上拉器件210或下拉器件215之一被使能时，在从输出测量时 得到的驱动器阻抗大于SRAM所支持的最大值。