[发明专利]半导体装置

说明书

技术领域

本发明涉及半导体装置，特别是涉及功率半导体。 

本申请基于并要求2008年3月27日在日本提交的日本专利申请No.2008-084797的优先权的权益，引用其全部内容到本申请中。 

背景技术

作为功率半导体装置，DMOS(Double-Diffused Metal OxideSemiconductor)类型的晶体管为人所知。DMOS晶体管是通过双重扩散形成源极层和成为沟道的本体层的MOS电场效应晶体管，广泛应用于电源电路或驱动电路等。 

作为DMOS晶体管，有横向传导电流的LD(LaterallyDiffused)MOS晶体管，LDMOS晶体管例如具有以下结构。即，例如具有N型的外延层，在外延层的表面上形成P型的本体层。在本体层上，以重叠的方式形成N型的源极层，并且以包围源极层的方式形成环状的栅极绝缘膜。在没有形成源极层而暴露出的本体层上，隔着栅极绝缘膜形成环状的栅极电极。另外，在外延层的表面上，形成与源极层对置的N型的漏极层。由源极层和漏极层夹持的本体层的一部分形成沟道区域。 

对于这种DMOS晶体管，要求其具有高的耐压性。对此，通过在栅极长方向上的本体层和构成漏极层的一部分的漂移层(drift layer)之间，形成偏移区域，并在偏移区域上形成偏移区域氧化层来改善击穿电压(breakdown voltage)的技术广为人知。 

在上述情况下，本发明者认识到以下的课题。即，在具有上述结构的DMOS晶体管中，有在栅极宽度方向的端部，杂质浓度易于增加，发生电场集中的倾向。因此，在栅极宽度方向的端部，容易发生耐压变差的情况。另外，在具有上述结构的DMOS晶体管中，在栅极电极的栅极宽度方向端部的下方，存在P型的本体 层与N型的外延层或漂移层的边界面。因此，若对漏极层外加高电压，则由于上述栅极宽度方向端部的杂质浓度增加的缘故，栅极电极下部的PN接合部分的电场强度会增高，从而在栅极宽端部区域，有可能会在晶体管截止时进行导电。所以，有可能不能获得所希望的耐压特性。因此，由于栅极宽度方向端部的耐压特性，DMOS晶体管的耐压特性会受到影响。 

发明内容

本发明是鉴于发明者的这种认识而实现的发明，其目的是提供一种可以提高DMOS晶体管等的半导体装置的耐压性能的技术。 

为解决上述课题，本发明的某一形式是一种半导体装置。该半导体装置具有：半导体层；包括在半导体层表面形成的沟道区域的本体层；以与本体层重叠的方式在半导体层表面形成的第1杂质扩散区域；在半导体层上形成的栅极绝缘膜；在包括沟道区域上的半导体层上，隔着栅极绝缘膜形成的栅极电极；在半导体层形成的漂移层；在半导体层表面形成的与第1杂质扩散区域相对置的第2杂质扩散区域，本体层是以在栅极宽度方向端部，其边界面与栅极绝缘膜的下面相接的方式设置的，栅极绝缘膜在与栅极宽度方向端部的本体层的边界面相接的至少一部分，具有膜厚比栅极长度方向的沟道区域上部更厚的厚膜部，所述半导体装置还具有在上述半导体层上形成且比上述边界面更靠外侧地与上述栅极绝缘膜相接的场绝缘膜，上述厚膜部设置在与栅极宽度方向端部的上述场绝缘膜相接的区域，上述栅极绝缘膜在栅极长度方向上，不隔着上述厚膜部而与上述场绝缘膜相接。 

附图说明

图1是实施方式1的半导体装置的概略俯视图。 

图2是沿着图1的A-A线的剖视图。 

图3是沿着图1的B-B线的剖视图。 

图4A是说明厚膜部的存在区域的概略图。 

图4B是说明厚膜部的存在区域的概略图。 

图5A是表示半导体装置的制造方法的工序剖视图。 

图5B是表示半导体装置的制造方法的工序剖视图。 

图6A是表示半导体装置的制造方法的工序剖视图。 

图6B是表示半导体装置的制造方法的工序剖视图。 

图7A是表示半导体装置的制造方法的工序剖视图。 

图7B是表示半导体装置的制造方法的工序剖视图。 

图8A是表示半导体装置的制造方法的工序剖视图。 

图8B是表示半导体装置的制造方法的工序剖视图。 

图9A是表示半导体装置的制造方法的工序剖视图。 

图9B是表示半导体装置的制造方法的工序剖视图。 

图10A是表示半导体装置的制造方法的工序剖视图。 

图10B是表示半导体装置的制造方法的工序剖视图。 

图11A是表示半导体装置的制造方法的工序剖视图。