[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及包括具有高击穿电压的LOCOS偏置类型场效应晶体管的半导体器件及其制造方法。

背景技术

目前存在来自市场的对于用于控制电源电压以便提供预定电压水平输出的IC(如电压调节器和开关调节器)的各种需求。例如，出现对于甚至在50V或更高的电压范围内确保正常操作的IC的需求。具有高击穿电压的IC中使用的场效应晶体管(以下称作MOS晶体管)包括具有LOCOS偏置漏结构的MOS晶体管(以下称作LOCOS偏置MOS晶体管)，它是具有高击穿电压的常规平面MOS晶体管。

图5示出制造LOCOS偏置MOS晶体管的方法。如图5A所示，牺牲氧化膜22和氮化物膜21沉积到p型硅衬底上，使用图案化以便在预期区域中提供开口作为掩膜的光刻胶有选择地去除氮化物膜21，以及通过离子注入来形成n型偏置扩散层31。然后，如图5B所示，通过例如采用用作图案化的掩膜的氮化物膜21进行的湿式氧化有选择地生长和形成LOCOS氧化膜23。然后，去除氮化物膜21和牺牲氧化膜22，形成栅氧化膜24，以及例如在栅氧化膜24上沉积多晶硅膜。然后，通过使用图案化以便在预期区域中提供开口作为掩膜的光刻胶去除多晶硅膜，形成栅电极25。然后，通过采用图案化以便在预期区域中提供开口作为掩膜的光刻胶进行的离子注入，形成n型漏扩散层34和n型源扩散层35，从而得到图5C所示的结构。

在图5C所示的常规结构中，理解到，对于栅电极与漏电极之间的电场松弛，通过对LOCOS氧化膜23的厚度和偏置扩散层31的浓度进行优化，击穿电压可以充分高。但是，对于偏置扩散层31与漏扩散层34之间的连接，在制造过程中出现LOCOS氧化膜23的厚度和氮化物膜21的厚度的变化。连接的程度随LOCOS氧化膜23一端的鸟嘴形状的变化而改变。这样，具有不稳定连接的因素，该结构对于漏扩散层34下方的区域中的电场积累的松弛是不充分的。例如，使偏置扩散层31的杂质浓度对于漏扩散层34与偏置扩散层31之间的稳定连接充分高的步骤加强电场，因为偏置扩散层31的耗尽层的扩展被禁止，从而引起在较低电压的雪崩击穿。难以在具有高达50V的高击穿电压的元件的器件设计中应用上述结构。

作为针对上述问题的措施，在LOCOS偏置MOS晶体管的偏置部分形成槽以形成偏置扩散层，并且将LOCOS氧化膜嵌入其中，由此通过偏置扩散来覆盖重掺杂漏层的电场积累区域(参见例如日本专利申请公开号JP 6-29313)。

在该日本专利申请所公开的MOS晶体管的结构中，偏置扩散层的大有效宽度使电阻分量更大，从而降低MOS晶体管的驱动能力。此外，其中嵌入LOCOS氧化膜的凹陷部分的形状朝上逐渐变细，由此偏置扩散层也朝上逐渐变细，因此扩散层也在MOS晶体管的沟道方向扩展。相应地，要求MOS晶体管的栅长度很大，以便防止当高电压施加到源电极时，因包括在漏偏置扩散层与衬底之间形成的一个耗尽层以及源扩散层一侧上的另一个耗尽层的耗尽层之间的接触所引起的穿通现象而产生的泄漏电流，具体来说，在其中对于漏电极和源电极都需要高击穿电压的结构的情况下，栅长度显著变大，因此增加的尺寸显著影响制造成本。

首先，由于在偏置区域中形成凹陷部分以及形成凹陷部分中嵌入的LOCOS氧化膜的制造变化，栅电极与漏电极之间的击穿电压波动。例如，当凹陷部分变得更深并且LOCOS氧化膜由于制造变化而生长成很薄时，偏置扩散层的沟道端部具有电场积累到其的尖锐边缘，因此击穿电压极度降低。因此，考虑到制造变化等因素，理解到确保采用上述结构以高电压进行正常操作相当困难。

发明内容

为了解决上述问题，本发明采用以下措施。

(1)半导体器件包括MOS晶体管，其中包括：

栅氧化膜上形成的栅电极，栅氧化膜在第一导电类型的半导体衬底的表面上形成；

第二导电类型的第一偏置扩散层和LOCOS氧化膜，它们在所述栅电极的仅一侧和两侧之一、在所述半导体衬底的表面上形成，不是所述LOCOS氧化膜的一端的LOCOS氧化膜的区域的一部分被去除；以及

在与其中去除了所述LOCOS氧化膜的区域对应的第一偏置扩散层中，形成仅所述第二导电类型的漏扩散层以及所述第二导电类型的漏扩散层和源扩散层两者之一。

(2)在根据条款(1)的半导体器件中，所述MOS晶体管还包括在仅所述漏扩散层以及所述源扩散层和所述漏扩散层两者之一的外围上的所述第二导电类型的第二偏置扩散层。

(3)一种制造半导体器件的方法，包括：

在第一导电类型的半导体衬底上形成牺牲氧化膜；