[发明专利]内存控制器中数据触发信号的校正电路及其校正方法

说明书

技术领域

本发明涉及内存控制器，尤指一种内存控制器中数据触发信号(datastrobe signal，以下简称DQS信号)的校正电路及其校正方法。

背景技术

一般来说，内存控制器(memory controller)可用来存取内存模块，例如动态随机存取内存模块(dynamic random access memory module，以下简称DRAM模块)。当内存控制器发出写入指令(write command)时，数据可从内存控制器传送至于内存模块中的DRAM芯片并储存。而当内存控制器发出读取指令(read command)时，数据可从内存模块中的DRAM芯片传送至内存控制器，最终传递至处理器进行处理。

以双倍数据速率(double data rate，以下简称DDR)内存模块或者双倍数据速率双列内存模块(DDR dual in-line memory module，简称DDR DIMM)为例，一个DDR交易(DDR transaction)包括以下的步骤：

根据指令频率(command clock)，内存控制器由指令线(command lines)以及地址线(address lines)送出指令。而于下一个指令频率(command clock)时，所有DDR内存模块会由指令线以及地址在线读取此指令，并且决定与此指令相关的DDR内存模块。接着，此相关的DDR内存模块中的所有DRAM芯片即根据指令来准备储存或读取数据。

当指令为读取指令时，此DDR内存模块上的所有DRAM芯片会开始驱动数据串行信号(以下简称DQ信号)与数据触发信号(以下简称DQS信号)。或者，当指令为写入指令时，DQ信号与DQS信号则由内存控制器所驱动。之后，DQ信号与DQS信号即可开始动作(toggling)。一般来说，假设一个内存模块中有八个DRAM芯片，则会有64条DQ信号以及8条DQS信号，而DQ信号是传递数据，DQS信号是传递数据频率(data clock)。

请参照图1(a)与图1(b)，其为DDR内存模块上的信号。一般来说，内存控制器230可控制四个DDR内存模块。为了解释方便，图1(a)与图1(b)中仅绘示二个DDR内存模块100、200。其中，图1(a)绘示内存控制器230输出的四个指令频率信号(CMDCLK0～3)、四个芯片选择信号(chip select signal，CS0～3)、指令信号、地址信号。由图中可知，第一DDR内存模块100中包括8个DRAM芯片101～108、缓存器(register)120；第二DDR内存模块200中包括8个DRAM芯片201～208、缓存器220。而内存控制器230产生的指令信号与地址信号，例如，地址信号(A0～A13)、列地址触发信号(row address strobe，简称RAS信号)、行地址触发信号(column address strobe，简称CAS信号)、写入致能信号(write enable，简称WE信号)，会传递至所有的DDR内存模块100、200的缓存器120、220。

内存控制器230可输出四组指令频率信号(CMDCLK0～3)以及四个芯片选择信号(CS0～CS3)至个别的DDR内存模块100、200的缓存器120、220。也就是说，利用图1(a)所绘示的信号即可得知第一DDR内存模块100中的DRAM芯片101～108或者第二DDR内存模块200中的DRAM芯片201～208需要读取数据或者写入数据的地址。

请参照图1(b)，其为DDR内存模块上的DQ信号与DQS信号。由图1(b)可知，第一DDR内存模块100中有8个DRAM芯片101～108；第二DDR内存模块200中有8个DRAM芯片201～208，每一个芯片需要8条DQ信号搭配1条DQS信号，而8条DQ信号又称字节信道(byte lane)。也就是说，一个字节信道所传递的数据速度是由相对应的1条DQS信号来控制。