[发明专利]芯片级倒装芯片封装构造

说明书

技术领域

本发明涉及一种芯片级倒装芯片封装构造，尤其涉及一种具有高散热及电性效能的芯片级倒装芯片封装构造。

背景技术

图1所示为现有技术中一功率晶体管(power transistor)倒装芯片(flip-chip)封装构造的剖面示意图。功率晶体管10的典型封装构造包含有一晶粒(die)14、一基板或导线架(lead-frame)12，及一金属盖(metal cap)16。

该晶粒14包含有数个接合垫(bond pad)141，形成于其下表面；一背金属层(back-side metal)143，形成于其上表面。数个凸块(bump)145分别形成于接合垫141上。该晶粒14是以其凸块145接合至基板或导线架12。

金属盖16的一端161连接至背金属层143，另一端163连接至基板或导线架12。两端161、163分别以焊锡(solder)或导电接合剂(conductive adhesive)147、167接合至背金属层及基板或导电架12。

然而，在将金属盖16与背金属层143或基板12接合时，以及以封装材料(molding compound)18进行封装时，经常会在焊锡或导电接合剂147、167中产生空洞或裂隙。而焊锡或导电接合剂147、167中的空洞或裂隙将会降低半导体元件的散热效率及电性效能。

图2所示为现有技术中功率晶体管方形扁平无引脚(quad flat no-lead；QFN)封装构造的剖面示意图。功率晶体管20的典型QFN封装构造包含有一晶粒24及一具有数个脚垫(lead)221、223、225的导线架22。

该晶粒24以一接合物质227(例如焊锡)接合至导线架22的脚垫223。晶粒24的上表面设有接合垫241及243。接合导线261及263的两端分别连接至接合垫241、243及导线架22的脚垫221、225。而后导线架22、晶粒24及接合导线261、263皆以一封装材料28加以封装。

此QFN封装构造由于晶粒24与导线架22具有较大的接触面积，故可提供较好的散热效果。但QFN封装构造的电性表现则因接合导线261、263狭小的截面积及较长的传导路径而受到限制。

发明内容

本发明的主要目的，在于提供一种芯片级倒装芯片封装构造，尤指一种具有高散热及电性效能的芯片级倒装芯片封装构造。

本发明的次要目的，在于提供一种芯片级倒装芯片封装构造，其中背金属层以一金属带连接至基板或导线架，可提供大的接触面积及大的传导截面积。

本发明的又一目的，在于提供一种芯片级倒装芯片封装构造，其中金属带以金属扩散接合方式接合至晶粒的背金属层，可防止金属带与背金属层间产生空洞或裂隙。

本发明的又一目的，在于提供一种芯片级倒装芯片封装构造，其中金属带以金属扩散接合方式接合至基板或导线架，可防止金属带与基板或导线架间产生空洞或裂隙。

本发明的又一目的，在于提供一种芯片级倒装芯片封装构造，还包含有一金属盖，接合至金属带及晶粒的背金属层，可提供较高的散热效能。

为达成上述目的，本发明提供一种芯片级倒装芯片封装构造，包含有一晶粒，包含有一第一表面及一第二表面；数个接合垫，形成于该晶粒的第二表面；数个凸块，分别形成于该数个接合垫上；一基板，以该数个凸块与该晶粒接合；一背金属层，形成于该晶粒的第一表面；及一金属带，包含有一第一端及一第二端，其中该第一端设置于该背金属层上，该第二端设置于该基板上。

本发明还提供一种芯片封装构造，包含有一基板；一晶粒，包含有一第一表面及一第二表面；数个接合垫，形成于该晶粒的第二表面，并有数个凸块形成于该数个接合垫与该基板间；一背金属层，形成于该晶粒的第一表面；一金属带，包含有一第一端及一第二端，其中该第一端以电性及热导性连接至该背金属层，该第二端以电性及热导性连接至该基板；及一金属盖，热导性连接至该金属带的第一端。

本发明的有益效果在于：利用本发明的封装构造，可提供半导体元件高散热能力及电性效能。

附图说明

图1为现有技术的功率晶体管倒装芯片封装构造的剖面示意图；

图2为现有技术的功率晶体管QFN封装构造的剖面示意图；

图3为本发明一较佳实施例的芯片级倒装芯片封装构造剖面示意图；

图4为本发明另一实施例的芯片级倒装芯片封装构造剖面示意图；

图5为本发明又一实施例的芯片级倒装芯片封装构造剖面示意图；

图6为本发明又一实施例的芯片级倒装芯片封装构造剖面示意图。