[发明专利]集成电路结构的形成方法

说明书

技术领域

本发明涉及集成电路，且涉及一种集成电路工艺中的填沟(gap-filling)技 术，尤其涉及降低填沟工艺的碟化(dishing)效应与空洞(void)。

背景技术

化学机械研磨(CMP；ChemicalMechanicalPolishing)为半导体晶片的一 种平坦化工艺，特别是用在填沟工艺中。CMP利用物理与化学上的协同作用 来研磨晶片。研磨时将晶片放置在研磨垫上，从晶背施加压力，并使晶片与 研磨垫作反向旋转，而带有研磨粒子与反应性化学成份的研磨浆在研磨时被 配输到研磨垫表面。CMP可以真正达到晶片表面全面性的平坦化。

CMP工艺会有图案化效应的问题。当图案密度不同时会有所谓的“微负 载效应(micro-loadingeffect)”，因而降低图案尺寸的一致性。微负载效应是当 同时蚀刻或研磨高密度图案与低密度图案时，由于两个区域的蚀刻/研磨速率 不同所造成。因为蚀刻/研磨的反应在不同图案密度的区域变得局部过高或过 低，加上大量的蚀刻反应产物无法顺利排出，使得蚀刻速率不一致。当图案 的密度差异很大时，会使研磨后的膜厚产生极大的差异。上述的不一致会造 成所谓的碟化(dishing)效应，“碟化”指低图案密度的位置，因为其研磨速率 大于高图案密度区，因而形成碟状的表面。

图1～图3显示一利用CMP的传统填沟工艺。请参照图1，在半导体基 底300上形成多晶硅图案302。多晶硅图案302包括图案密集区与图案疏离 区，其中图案密集区比起图案疏离区有更高的图案密度与更小的图案间距。 请参照图2，沉积内层介电层304以填入多晶硅图案302之间的沟槽，并使 其高度超过多晶硅图案302的上表面。由于多晶硅图案302的表面构型 (topography)被部分转移到内层介电层304的上表面，因此内层介电层304的 上表面呈现不平坦。此外，特别是在图案密集区可能会出现空洞(void)306， 因为该处的沟槽具有相对较高的深宽比(aspectratio)。

请参照图3，利用CMP工艺去除多余的内层介电层304。该CMP工艺 去除位于多晶硅图案302上方的内层介电层304，直到露出多晶硅图案302 的上表面。由于图案密集区与图案疏离区的图案密度不同，造成不均匀的 CMP。例如，内层介电层304的上表面构型在图案密集区的受到的影响比起 图案疏离区较不明显，因此，造成图案疏离区出现碟化效应，因而影响到后 续的工艺。另一方面，CMP可能会使空洞306露出，进而在后续工艺中被填 入不想要的导电材料，导致集成电路短路或增加阻容延迟(RCdelay)。

目前已经有许多方法被提出来以解决或降低微负载效应。例如，在图案 疏离区制作闲置图案(dummypattern)以增加其图案密度。然而，使用闲置图 案可能会增加阻容延迟，而且有些区域并不适合形成闲置图案。因此，有需 要提出一种新的填沟方法以降低微负载效应。

发明内容

本发明的目的在于提供一种集成电路结构的形成方法，以克服现有技术 的缺陷。

本发明提供一种集成电路结构的形成方法，包括下列步骤：提供一半导 体基底；形成多个图案化元件于半导体基底上，其中图案化元件之间具有沟 槽；以第一填沟材料填入该沟槽，其中第一填沟材料具有第一上表面，其高 于图案化元件的上表面；进行第一平坦化以降低第一填沟材料的第一上表 面，直到露出图案化元件的上表面；沉积第二填沟材料，其中第二填沟材料 具有第二上表面，其高于图案化元件的上表面；以及，进行第二平坦化以降 低第二填沟材料的第二上表面，直到露出图案化元件的上表面。

本发明另提供一种集成电路结构的形成方法，包括下列步骤：提供一半 导体基底；形成多个栅极条于该半导体基底上，其中栅极条之间具有沟槽， 且其中集成电路结构包括一图案密集区与一图案疏离区，栅极条于图案密集 区的图案密度大于该图案疏离区；形成一接触蚀刻停止层，其具有第一部分 直接位于栅极条上及第二部分位于沟槽中；以第一内层介电层填入沟槽中， 其中第一内层介电层具有第一上表面，其高于栅极条的上表面；进行第一化 学机械研磨，直到第一内层介电层的第一上表面不高于接触蚀刻停止层的第 一部分的上表面；沉积第二内层介电层于第一内层介电层与栅极条上；以及， 进行第二化学机械研磨，直到第二内层介电层的第二上表面不高于接触蚀刻 停止层的第一部分的上表面。