[发明专利]半导体器件和用于半导体器件的时序调整方法

说明书

技术领域

本发明涉及一种半导体器件和用于该半导体器件的时序调整方法，特别地，涉及一种自动调整内部时序的半导体器件和用于该半导体器件的时序调整方法。

背景技术

已知内部时序信号(下面，仅称为“时序信号”)用来控制半导体器件的电路部件中的每一个的操作。例如，通过延迟电路，根据外部时钟信号产生时序信号。最近，在半导体器件中，已经为了减小功耗量的需求而发展了降低电源电压。随着电源电压的降低，晶体管的延迟时间(tpd)对于阈值电压Vth和电源电压VDD的变化的依赖性增加。因此，延迟电路中的延迟时间的变化可能增加。由于延迟电路的变化的这种增加，可能难以确保半导体器件中的内部操作余裕。

作为抑制延迟电路中的延迟时间的变化的方法，能够考虑将电阻元件集成到延迟电路中作为延迟元件。由此，能够抑制延迟电路的晶体管中的阈值电压Vth和电源电压VDD的变化的影响。结果，能够抑制延迟电路中的延迟时间的变化。例如，在日本专利No.3,866,594中描述的“Delay Circuit，Semiconductor Storage Device and Method forcontrolling Semiconductor Storage Device”中描述了在延迟电路中使用电阻元件。

结合上面的描述，日本专利申请(JP-A-平10-294379(对应于美国专利No.5,796,993))公开了“Method and Apparatus for Optimizationof Semiconductor Device by Using On-chip Confirmation Circuit”。该方法优化半导体集成电路器件的时序。该方法包括(a)接收控制延迟量；(b)基于控制延迟量产生修改后的器件时序；(c)通过使用芯片上(on-chip)确认电路来测试修改后的器件时序，以确定半导体集成电路器件是否能够用作器件；(d)接收新的控制延迟量，其中新的控制延迟量取代控制延迟量，并且新的控制延迟量不同于控制延迟量；以及(e)重复步骤(b)至(e)，以确定用于半导体集成电路器件的最优控制延迟量。

改变延迟电路中的延迟时间的其他因素包括制造变化。在有电阻元件的较大制造变化的工艺中，使用电阻元件的延迟电路除受到晶体管的制造变化影响之外，还受到电阻元件的制造变化影响。因此，即使能够抑制晶体管的阈值电压Vth和电源电压VDD的变化，但是由于制造变化的影响，延迟电路中的延迟时间的变化可能没有充分地被减小。需要一种抑制延迟时间中包括制造变化的变化的技术。

发明内容

本发明的主旨是提供一种半导体器件和时序调整方法，其中能够抑制延迟电路中的包括制造变化的延迟时间的变化。

在本发明的一个方面中，一种半导体器件，包括：延迟电路，其被构造为基于内部设置数据延迟输入信号以输出作为时序信号；延迟确定部件，其被构造为基于多个延迟信号，确定通过延迟时序信号获得的多个延迟信号中的每一个的延迟状态；以及程序部件，其被构造为基于延迟状态改变内部设置数据。

在本发明的另一方面中，通过以下步骤获得半导体器件的调整时序的方法：由延迟电路基于内部设置数据延迟输入信号以输出作为时序信号；基于多个延迟信号，确定通过顺序地延迟时序信号获得的多个延迟信号中的每一个的延迟状态；以及基于延迟状态改变内部设置数据，从而时序信号接近最优信号。

在本发明的再一方面中，一种半导体器件包括：第一电路，其被构造为根据输入信号产生多个输出信号；以及确定电路，其被构造为基于预定时段期间多个输出信号的状态调整输入信号。

根据本发明，能够提供能够抑制延迟电路中包括制造变化的延迟时间的变化的半导体器件。

附图说明

结合附图从某些优选实施例的下列描述，本发明的上述及其他目的、优点和特点将更加明显，其中：

图1是示出根据本发明实施例的半导体器件的构造的框图；

图2是示出根据本发明实施例的外围电路的构造的示例的框图；

图3是示出根据本发明实施例的单元阵列核心(core)的构造的示意图；

图4A和4B是示出根据本发明实施例的延迟电路的示例的电路图；

图5是根据本发明实施例的半导体器件的时序调整方法的时序图；

图6是根据本发明实施例的半导体器件的时序调整方法的时序图；

图7是根据本发明实施例的半导体器件的时序调整方法的时序图；

图8是示出根据本发明实施例的延迟确定部件的构造的另一示例的框图；