[发明专利]脉冲干扰消除电路

说明书

技术领域

本发明涉及一种消除电路，特别是涉及一种脉冲干扰消除电路。

背景技术

在高速有线传输系统中，例如通用串行总线(universal serialbus，USB)、PCI-E或串行高级技术附件(serial advanced technologyattachment，SATA)，其接收端通常会通过一个高速的比较器，来判断收到的数据信号是有效数据还是杂讯。若数据信号的差动振幅大于参考电压而被比较器判断为“数据”，则比较器可以输出“0”来表示此时的数据信号是有效数据。反之，若数据信号的差动振幅小于参考电压而被比较器判断为“杂讯”，则比较器输出“1”以表示此时的数据信号是杂讯。

图1为现有习知脉冲干扰波形产生示意图。请参照图1，在理想状况下，发送端所传递的差动信号对(数据信号)D_p与D_m的上升时间和下降时间均视为零，使得在数据信号转态期间的差动振幅依然大于参考电压而被比较器判断为“数据”，则比较器可以输出图1中的理想波形S_ideal。然而在实际高速传输的条件下，会使得发送端所传递的数据信号(差动信号对D_p与D_m)的上升时间和下降时间无法趋近于零，且当传输线越长时，接收端所收到的数据信号的波形会越趋于平缓。当数据信号D_p/D_m在作逻辑转换(例如逻辑0转态为逻辑1)而发生电压准位切换的过程中，由于数据信号D_p/D_m在上升缘与下降缘的差值(即切换过程中的差动振幅)会暂时性的小于参考电压，因此在比较器的实际输出波形S_Real在数据信号D_p/D_m作电压准位切换期间会产生脉冲干扰(glitch)。此现象会造成传输系统接收数据错误。

因此，通常这种高速比较器的输出，都要经过一个脉冲干扰消除电路(De-Glitch circuit)，以消去不想要的脉冲干扰。最常见的脉冲干扰消除电路如图2A所示，图2A为现有习知脉冲干扰消除电路的系统示意图。请参照图2A，脉冲干扰消除电路200是利用延迟电路(Delay)201先造成脉冲干扰的时间延迟，再利用逻辑电路和比较器的原始输出信号做逻辑运算(在此以与门202为例)，来达到脉冲干扰消除的目的。

图2B为图2A的信号波形示意图。请参照图2A及图2B，比较器的输出信号S_Q会和延迟信号S_QD经与门202作逻辑运算后，与门202所输出的波形S_DG会消除脉冲干扰。但此种做法主要有两个缺点，其一为脉冲干扰消除电路200能消除的脉冲干扰的宽度有限，当脉冲干扰太宽的时候，不论输出信号S_Q再怎么作延迟，都无法完全错开输出信号S_Q与被延迟的信号S_QD，因此无法消去所有可能会出现的脉冲干扰。其二为延迟电路的延迟时间会随制造工艺飘移，不同的制造工艺条件(Process Corner)的延迟会有长有短，导致能消去的最宽脉冲干扰宽度更加受限。当传输电路操作速度越快，及传输的线路越长时，数据信号于上升及下降的时间在周期内占的比例就会越高，因而产生更宽的脉冲干扰，使得脉冲干扰消除电路200已经不敷使用。

另一种较常见的作法是使用峰值侦测器(Peak Detector)如图3A所示。图3A为现有习知峰值侦测器的电路示意图。图3B为图3A的信号波形示意图。请参照图3A及图3B，峰值侦测器300的原理是利用二极管D1及D2的单向性，当数据信号D_p/D_m大于二极管D1及D2的导通电压时，会对输出电容C充电，使得电容C的电压准位会上升。当数据信号D_p/D_m进行电压准位切换的时候，由于二极管D1及D2是单向导通，不会往输入端放电，只会经由微小的放电电流IL放电。因此只要数据信号D_p/D_m有数据，就可以将输出Out的电压维持在电压Va之上。