[发明专利]逻辑测试机以及同时测量多个受测装置的延迟时间的方法

说明书

技术领域

本发明有关于受测装置的测试，特别是有关于受测装置的延迟时间的测量。

背景技术

从一装置开始接收一输入信号，直到该装置依据该输入信号而产生输出信号为止，通常会有一段延迟时间。延迟时间的长短反映了装置效能的高低。一般而言，高效能的装置所需的延迟时间较短，而低效能的装置所需的延迟时间较长。当系统是由许多子装置所串接而成时，整个系统的延迟时间是由各子装置的各个延迟时间相加而得，因此系统整体的延迟时间会拖延的很长。在许多情形下，为了将系统效能维持于一定水准之上，通常会限制系统的延迟时间必须小于一界限值。因此，系统延迟时间的长短对于系统效能的高低是十分重要的决定因素。

由于装置的延迟时间十分重要，因此必须有测量装置的延迟时间的方法。逻辑测试机(Logic tester)通常用来测量受测装置的延迟时间。图1为已知的延迟时间测量系统100的区块图。系统100包括一逻辑测试机102、多个开关122～12N及132～13N、以及多个受测装置112、114、...、11N。逻辑测试机102的输出端S_I分别经由开关122～12N耦接至受测装置112～11N的输入端S_I1～S_IN，而逻辑测试机102的输入端S_O分别经由开关132～13N耦接至受测装置112～11N的输出端S_O1～S_ON。由于逻辑测试机102无法同时测量两个以上的受测装置的延迟时间，因此受测装置112～11N必须逐一耦接至逻辑测试机102以供逻辑测试机102进行测试。亦即，同一时间仅有单一受测装置耦接至逻辑测试机102进行延迟时间的测量，而其他受测装置与逻辑测试机102间的开关均是打开的。

图2是图1的逻辑测试机102测量受测装置的延迟时间的方法200的流程图。首先，操作者自多个受测装置中选取一目标受测装置(步骤202)。假设该目标受测装置为受测装置112，因此操作者须关上开关122、132以耦接受测装置112至逻辑测试机102，并打开其余的开关。接着，逻辑测试机102产生一起始码序列(initial code sequence)以输入至目标受测装置112(步骤204)。于一实施例中，逻辑测试机102以一函数产生器(function generator)104产生该起始码序列。当目标受测装置112收到起始码序列，便会将其输出信号保持为一第一值。

接着，逻辑测试机102产生一工作码序列(functional code sequence)以输入至目标受测装置112(步骤206)。于一实施例中，逻辑测试机102以该函数产生器104产生该工作码序列。当目标受测装置112接收工作码序列完毕时，便会将其输出信号自第一值转变为第二值。于函数产生器104输出工作码序列完毕的同时(步骤208)，逻辑测试机102侦测目标受测装置112的输出信号S_O1(步骤210)，并以一时间计数器106累计该目标受测装置112的一延迟时间(步骤212)。

当逻辑测试机102发现目标受测装置112的输出信号S_O1的值自第一值转换为第二值时(步骤214)，便停止对目标受测装置112的延迟时间的累计，并输出该延迟时间的值(步骤216)。此时目标受测装置112的延迟时间已测量完毕。若有其他受测装置尚未测量(步骤218)，则操作者自多个受测装置114～11N中重新选取一新目标受测装置(步骤202)，关上新目标受测装置相对应的开关以耦接新目标受测装置至逻辑测试机102，并打开其余的开关。然后，逻辑测试机102再度执行步骤204～216，以测量新目标受测装置的延迟时间。该流程持续至所有受测装置循序测量完毕为止。

由于图1的逻辑测试机102于同一时间仅能测量单一受测装置，因此当受测装置的数目多时，逻辑测试机102需反复执行图2的步骤202～218许多次，而造成时间上的浪费及无效率。同时，每当更换新的目标受测装置时，操作者须反复将旧的目标受测装置与逻辑测试机102间的耦接移除，并将新的目标受测装置耦接至逻辑测试机102，造成操作者许多的不便。因此，图1的逻辑测试机102的测试效率较低且耗损操作者较高的测试成本。因此，需要一种同时测量多个受测装置的延迟时间的逻辑测试机，以解决上述的问题。

发明内容