[发明专利]延迟模块和方法、时钟检测装置及数字锁相环

说明书

技术领域

本发明涉及信号处理技术，特别涉及一种延迟模块和方法、时钟检测装置及数字锁相环。

背景技术

在当今的许多芯片中，信号之间的信息交互往往需要两者之间保持一定的相位延迟关系。比如时钟和数据，如果需要时钟能够稳定的采样数据，时钟的上升沿就必须至少比数据晚一个建立时间(setup time)。但是由于工艺，电压和温度(PVT)的影响这些信号间的延迟要求会发生变化，同时用来实现延迟要求的电路的延迟也会发生变化，比如构成数字电路的最基本单元与非门，其驱动会因为温度变低或者电压变高而变高，这样它的延迟也就会变小。为了保证信号间的延迟关系，需要对PVT的影响进行补偿。解决途径之一就是数字锁相环(Digital Locked Loop，DLL)，DLL被用在各种电路系统(特别是高速电路)中以动态补偿PVT影响的延迟。DLL通常由两部分组成，一部分用于动态检测系统的时钟周期，另一部分用于根据检测到的时钟周期进行相应的延迟。在高速电路中，时钟周期非常小，通常只有几个ns，留给DLL延迟误差的空间就更小，不到100ps。随着技术的进步和市场的需求，越来越多的芯片步入高速行列，高精度数字DLL需求越来越大。DLL通常由多个延迟单元组成，每个延迟单元的延迟时间为该DLL的延迟步进值。

发明人在实现本发明的过程中发现现有技术至少存在如下问题：现有DLL的延迟步进值都不够精确，不能满足精度要求较高的高频电路的需求。

发明内容

本发明是提供一种延迟模块和方法、时钟检测装置及数字锁相环，提高DLL延迟步进值精确度。

本发明实施例提供了一种延迟模块，包括第一延迟单元、第二延迟单元和反相器；第一延迟单元和第二延迟单元各自由两个具有反相作用的逻辑门组成，分别为：用于选通的逻辑门和用于延迟的逻辑门，用于选通的逻辑门的输出端和用于延迟的逻辑门的输入端电性连接；所述第一延迟单元的用于选通的逻辑门的输入端与反相器的输出端电性连接，所述第一延迟单元的用于延迟的逻辑门的输出端和所述第二延迟单元的用于延迟的逻辑门的输入端电性连接，所述反相器的输入端与第二延迟单元的用于选通的逻辑门的输入端电性连接；所述反相器的输入端用于输入待延迟的时钟信号，所述第二延迟单元的用于延迟的逻辑门用于输出延迟后的时钟信号。

本发明实施例提供了一种延迟方法，包括：

当选通的延迟单元的个数为偶数时，将待延迟的时钟信号经过反相器及选通的延迟单元后输出；

当选通的延迟单元的个数为奇数时，将待延迟的时钟信号经过选通的延迟单元后输出；

其中，每个延迟单元各自由具有反相作用的用于选通的逻辑门和用于延迟的逻辑门组成，各延迟单元的用于选通的逻辑门的输出端和用于延迟的逻辑门的输入端电性连接，各延迟单元的用于延迟的逻辑门级联。

本发明实施例提供了一种时钟检测装置，用于检测待检测的时钟周期，包括上述的延迟模块，还包括：调节模块，所述调节模块包括至少一个的调节单元，每个调节单元包括非门和选择反相器，非门的输出端与选择反相器的一个输入端电性连接；调节单元的非门互相级联，调节单元的选择反相器互相级联；所述非门的输入端用于输入待检测的时钟信号，所述选择反相器用于输出延迟后的待检测的时钟信号给所述延迟模块，作为所述延迟模块的待延迟时钟信号。

本发明实施例提供了一种数字锁相环，包括上述的时钟检测装置，还包括延迟装置，所述延迟装置与所述时钟检测装置电性连接，用于将待延迟的时钟信号延迟kN₁个调节单元和kN₂个延迟单元对应的延迟时间，其中，k为对时钟周期的延迟比例，N₁、N₂分别为时钟周期等效的调节单元的个数和延迟单元的个数。

由上述技术方案可知，本发明实施例的延迟单元由两个逻辑门组成，一个用于选通，一个用于延迟，并且待延迟的时钟信号通过反相器或者直接作为延迟单元的用于选通的逻辑门的输入，可以当选通的延迟单元增加1时，输入时钟信号经过的逻辑门将相应的增加一个，即通过本发明实施例延迟步进值为一个逻辑门的延迟时间，相比于现有的延迟步进值为两个逻辑门的延迟时间，可以提高延迟步进值的精度。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明第一实施例的延迟模块的结构示意图；