[发明专利]用于半导体封装的导线架

说明书

本案是申请号为2006101427866，申请日为2006年10月31日，发明名 称为“半导体集成电路及其封装导线架”的专利申请的分案申请。

技术领域

本发明涉及用于半导体封装的导线架，特别涉及用于高频元件的半导体 集成电路及其封装导线架。

背景技术

将半导体芯片封入绝缘材质封装体中，以保护其不受恶劣环境的侵袭， 并通过一金属材质的导线架，使上述半导体芯片与一印刷电路板达成电性连 接。传统导线架式的半导体集成电路具有：位于中央的一芯片垫，用以承载 上述半导体芯片；位于封装体内周边部位的多个引脚；多条焊线，用以电性 连接上述半导体芯片与上述引脚；以及一封装绝缘体例如为环氧树脂 (EPOXY)，用以将上述元件封入封装体结构内。

在大部分的半导体封装体架构中，上述引脚的一部分位于封装体的内部 (例如完全为封装胶体所围绕)，称为内引脚(inner Lead)，上述引脚的另一部分 则通常由封装体的本体向外伸展，称为外引脚(outer Lead)，用以将半导体芯 片连接至印刷电路板。

在电子工业中的需求之一，是不断地促使半导体芯片的发展朝向提升处 理速度、与提高内含元件的积集度。为了适应半导体芯片的上述发展，半导 体集成电路的引脚数量必须大幅度地增加。并且为了避免因为引脚数量的增 加而造成半导体集成电路体积变大的问题，常见的作法之一是缩减各引脚间 的间隙，以期能增加引脚数量却不使体积变大。然而，引脚间的间隙的缩减 会增加引脚间的电容值，并增加自感与互感的程度。此电感会增加信号的反 射而对传输的信号质量造成不良影响，即是造成阻抗不匹配(impedance  mismatch)的现象。

特别是应用于高频环境的半导体芯片中，半导体封装的质量对整体电路 性能的表现有着显著的影响，其中芯片与印刷电路板之间的内联机(包含引脚、 焊线等等)的电感是造成性能下降主要的因素之一。因此，当上述电路的操作 频率增加时，即产生使用阻抗不匹配程度较低的半导体集成电路的需求。

如图2A至图2B所示，传统上为了制造上的便利与降低制造成本，导线 架中引脚的延伸路径或引脚的分布，实质上为对称，但遵循此一方式会对阻 抗匹配造成不良影响。

发明内容

有鉴于现有技术中存在的问题，本发明的目的之一是提供一种用于半导 体封装的导线架，对于阻抗匹配的设计方面提供可弹性调整的空间，而能够 改善使用所述导线架所制造的电子产品的性能。

本发明提供一种半导体集成电路及其封装导线架。该导线架包含：一芯片 垫；一边框，围绕所述芯片垫；一联结杆，连接所述芯片垫与边框；以及多个 引脚，从所述边框向芯片垫延伸；其中所述多个引脚包含一第一引脚、与所述 第一引脚相邻的一第二引脚以及与所述第一引脚对应的一第三引脚，其中所述 第三引脚与所述第一引脚关于一穿过所述芯片垫的中心线对应，通过改变所述 第一引脚的引脚长度、引脚宽度、所述第一引脚与所述第二引脚的间隙、所述 第一引脚与所述第二引脚的间距中的一个，所述第一引脚以及所述第三引脚不 对称。

本发明的另一目的在于提供一种半导体集成电路，对于阻抗匹配的设计 方面提供可弹性调整的空间，而能够改善所述半导体集成电路产品的性能。

通过本发明，采用非对称的引脚延伸路径或引脚分布，对所制造的产品 提供有效的阻抗匹配。

附图说明

图1A至图1E为一系列的俯视图，显示本发明较佳实施例的用于半导体 封装的导线架；

图2A、图2B为一俯视图及一局部放大图，显示传统对称的导线架；

图3A、图3B为一俯视图及一局部放大图，显示本发明的第一实验组；

图4A、图4B为一俯视图及一局部放大图，显示本发明的第二实验组。

附图标号：

10：芯片垫      21：联结杆

22：联结杆      23：联结杆

24：联结杆      30：边框

50：中央线

141a：引脚       141b：引脚

141c：引脚       141d：引脚

141e：引脚       142：引脚

142c：引脚       142d：引脚