[发明专利]闪速存储设备的编程方法

说明书

相关申请的交叉引用

本申请要求了2008年8月1日提交的韩国专利申请序列号10-2008-0075721的优先权，在此通过将其全部内容引用加以结合。

技术领域

本发明涉及一种闪速存储设备的编程方法，并且尤其涉及一种能够减轻由于具有多级单元的闪速存储设备的干扰效应所导致的阈值电压的不统一的闪速存储设备的编程方法。

背景技术

近年来，越来越需要这样一种非易失性存储设备，其可以被电编程和擦除并且不要求以特定间隔重写数据的刷新功能。为了开发能够存储大量数据的大容量存储设备，在技术上正开展对于高集成度的存储设备的研究。相应地，对闪速存储器正进行积极的研究。

闪速存储器主要分为NAND闪速存储器和NOR闪速存储器。NOR闪速存储器由于其结构而具有极好的随机存取时间特性，在其结构中，存储单元被分别连接到位线和字线。NAND闪速存储器由于其结构而在高集成水平方面是极好的，在其结构中，存储单元是串联的，由此每个单元串只要求一个触点。据此，NAND结构多半用于高度集成的闪速存储器中。

近来，为了进一步增加闪速存储器的集成度，对于能够在一个存储单元中存储多个数据的多位单元正进行积极研究。此类存储单元通常被称为多级单元(MLC)。能够存储单个位的存储单元被称为单级单元(SLC)。

MLC通常被配置为具有两个或更多个阈值电压分布(distribution)并且能够存储对应于相应阈值电压分布的两个或更多个数据。据此，由于与具有两级的SLC相比较，MLC的一个单元可以被划分为四级或更多级，所以MLC的位数可以是SLC的位数的两倍或更多倍。

为了实现此MLC，重要的是减少单元阈值电压的偏移。改变单元阈值电压的一个因素是源于单元之间电容的干扰效应。

图1是示出用于图示闪速存储设备的已知编程方法的阈值电压分布的图。

闪速存储设备的存储单元阵列通常具有串结构，其中存储单元分别串联连接到偶数位线和奇数位线。偶数位线和奇数位线彼此毗连。

在闪速存储设备的编程操作期间，编程电压(例如，15V)首先被施加到耦接到偶数位线的第一存储单元的字线，因此利用由A所表示的阈值电压分布来编程第一存储单元。

接下来，编程电压(例如，15V)被施加到邻近于第一存储单元且被耦接到奇数位线的第二存储单元的字线，因此利用由A’所表示的阈值电压分布来编程第二存储单元。在这种情况下，第一存储单元的阈值电压分布可能由于在第二存储单元的编程操作期间的干扰效应而从A移动到B。

阈值电压的偏移使闪速存储设备的编程特性恶化。特别地是，在具有多级单元的闪速存储设备的情况下，可能由于阈值电压的偏移而减少感测余量(margin)。

发明内容

示例性实施例针对闪速存储设备的编程操作，其中通过对包括偶数页和奇数页的存储单元的奇数页进行预先编程来把阈值电压提高一定电平，并且随后执行偶数页编程操作和奇数页编程操作，使得可以防止由于单元间干扰效应所导致的不统一的阈值电压分布。

在一个示例性方面，闪速存储设备的编程方法包括：把第一数据和第二数据输入到页缓冲器，所述页缓冲器被耦接到包括偶数页和奇数页的存储单元，使用第一数据对奇数页的第一存储单元进行预先编程，使用第二数据对偶数页的第二存储单元进行编程，并且使用第一数据对预先编程的第一存储单元进行编程。

使用低于目标验证电压的第一验证电压来对预先编程执行验证。

在对第一存储单元和第二存储单元进行编程之后，使用目标验证电压来执行编程验证。

预先编程之后的第一存储单元的阈值电压已经响应于第二存储单元的编程操作的干扰效应而上升。

使用增量阶跃脉冲编程(incremental step pulse programming，ISPP)方法来执行第一存储单元的编程和第二存储单元的编程。

附图说明

图1是示出用于图示闪速存储设备的已知编程方法的阈值电压分布的图；

图2是用于图示依照实施例的闪速存储设备的编程方法的流程图；

图3是依照实施例的闪速存储设备的电路图；

图4是示出依照实施例的闪速存储设备的存储单元的阈值电压分布的图；和

图5是示出用于图示依照实施例的ISPP编程方法的编程电压的波形。

具体实施方式

以下，参考附图结合实施例来详细描述本公开内容。提供了附图以便允许那些本领域普通技术人员理解本发明实施例的范围。