[发明专利]数字信号再现装置和方法以及数字信号记录装置和方法

说明书

技术领域

本发明涉及盘介质等数字信号记录装置和方法以及数字信号再现装置和方法，尤其涉及编码和解码的数字信号处理的省电化。

背景技术

非专利文献1记载有以下技术：DVD、CD这样的光盘的记录再现由于以CAV(角速度一定)进行时在访问性方面是有利的，因而通常被采用。但是，在这种情况下，从盘上再现的数据的传输速率和向盘上记录的数据的记录速率在大约2.5倍的范围内变化。对此，通过使向错误校正、调制、解调等部位提供的时钟频率发生变化来实现省电。

另外，日本特开2003-91942号公报(专利文献1)记载有以下技术：在DVD再现的信号处理中，每当从盘上再现1个ECC块(ECC：错误校正码)时就发出触发信号，在该触发发生时，根据ECC已完成处理或未完成处理而使提供给错误校正、解调等部位的时钟频率发生变化。

另外，在日本特开平11-232039号公报(专利文献2)记载有以下技术：在DVD再现信号处理中，通过使错误校正处理时间与错误校正处理电路对存储器的访问结束一致，即使解调电路或输出电路与存储器之间的数据访问暂时增大，也会正确地进行处理。

专利文献1：日本特开2003-91942号公报

专利文献2：日本特开平11-232039号公报

非专利文献1：ISSCC 2006 DIGEST TECHNICAL PAPERS 266-268，“Fully Integrated CMOS SoC for 56/18/16 CD/DVD-dual/RAM Applications with On-Chip 4-LVDS Channel WSG and 1.5Gb/s SATA PHY”。

发明内容

上述非专利文献1中记载了按照传输速率变更处理时钟频率的技术，具体记载了使时钟频率发生变化的NCO(Numerical ControlledOscillator：数字控制振荡器)，但未公开怎样检测传输速率。

作为检测方法，上述专利文献1中记载有每次再现(解调)1个ECC块的数据时就判断校正是否结束。在专利文献1中，针对错误校正的处理时间根据数据错误的多少而变化的情况，以将处理时钟取为适当来省电为目标，通过进行从盘上再现数据的时间与校正处理时间的相对比较，也能够进行来自盘的传输的传输速率变化的检测。但是，由于每次从盘中读出1个ECC块的数据时就进行判断，所以即使局部性(例如1个ECC块间)的数据错误很多，也将提高时钟频率。因此，存在时钟频率的切换不是最佳且省电效果不佳这样的问题。

另外，上述专利文献2中记载了根据解调处理、输出处理的存储器访问的多少而使错误校正处理时间发生变化的技术，但是没有考虑到为了省电而使时钟频率发生变化的情况。

本发明是鉴于如上所述的问题而完成的，其主要目的在于，提供一种涉及数字信号再现装置(伴随解调处理、错误校正处理、输出接口处理、存储器控制等)、或数字信号记录装置(伴随输入接口处理、错误校正码生成处理、调制处理、存储器控制等)的、能够通过适当地选择(控制)时钟频率(主脉冲频率)来实现省电的技术。

简单说明本申请所公开的发明中具有代表性的技术方案的概要，如下所述。为了达到上述目的，本发明的代表性的实施方式是对盘等介质再现或记录数字信号的装置(例如，半导体集成电路(IC))的技术，其特征在于具有以下所示的结构。

在本方式中，具有进行如下控制的电路(例如时钟控制电路)： 将每当由解调电路进行1个校正块(1个ECC块)处理时就进行更新(计数)的第一变量(计数值)、和每当由校正电路(错误校正电路)进行1个校正块处理时就进行更新的第二变量(计数值)进行比较(比较电路)，根据其比较结果切换主脉冲(对相关的各部位提供的时钟)的频率。由此，能够在1个校正块的解调结束时、和使用被切换的主脉冲进行的1个校正块的校正处理结束时这双方进行时钟频率的切换，所以总是能够适当地控制时钟频率。

另外，例如，将时钟控制电路构成为选择频率高的时钟(第一时钟)和频率低的时钟(第二时钟)这两种时钟中的任意一种时钟。并且，当示出比较电路的比较结果(变量之差)小于例如预先设定的值(差值阈值)时，使得选择上述第一时钟。由此，不会如上述非专利文献1所示的NCO那样进行高速的复杂运算，而只是以主脉冲频率重复进行判断，控制第一时钟被选择的期间和第二时钟被选择的期间的比例。因此，能够控制成主脉冲的平均频率为最佳。另外，即使将判断周期设为主脉冲频率的几分之一，也能够得到大致相同的结果。