[发明专利]半导体集成电路

说明书

本申请是申请日为2005年7月26日、申请号为200510085386.1、发明名称为“半导体集成电路”的发明专利申请的分案申请。 

技术领域

本发明涉及半导体集成电路，特别是涉及该电路的高速化。 

背景技术

以往，在半导体集成电路、特别是触发电路中，例如，如专利文件1所述，在其内部结构中采用动态电路来谋求高速化。在该专利文件1所述的动态型触发电路中，附加有输入多个数据并选择其中任一个数据进行保持和输出的功能。 

以下，在图3A中示出附有该数据选择功能的触发电路的结构。在图3A中，数据选择电路91配置在保持电路90的前级。在该数据选择电路91中，在时钟脉冲CLK的低电平期间内，由p型晶体管Tr1将结点N1预充电至电源电位Vdd，并由p型晶体管Tr50将结点N2预充电至电源电位Vdd。在该期间的终点附近，用于选择多个数据D0～D2中的任一个的选择信号S0～S2之一变为高电平，其后，当变为时钟脉冲CLK的高电平期间时，则当所选定的数据(例如D0)为高电平的情况下，上述结点N1的电荷通过n型晶体管Tr2放电而使结点N1的电位变为接地电位。与此相伴，使n型晶体管Tr51截止，从而保持结点N2的预充电电位，将该电位作为高电平值，由保持电路90保持，并作为高电平值的输出信号Q输出。 

另一方面，当上述所选定的数据D0为低电平时，上述结点N1的电荷不放电，结点N1的电位保持预充电电位，n型晶体管Tr51导通。由此，结点N2的电荷，通过上述n型晶体管Tr51和n型晶 体管Tr2放电而变为低电平值，由保持电路90保持该低电平值，并作为低电平值的输出信号Q输出。 

另外，在图3A中，SI是扫描时的数据输入、SE是扫描移位控制信号、SEB是扫描移位控制信号的反相信号。 

[专利文件1]日本特开平2003-060497号公报 

发明内容

但是，在上述现有的附有数据选择功能的动态型触发电路中，已知存在着当多个数据中的任何一个都未被选择时就产生误动作这样的缺点。以下，对该误动作进行说明。 

在正常动作时，例如在结点N2为预充电电位(高电平值)并从保持电路90输出高电平值的输出信号Q的情况下，在时钟脉冲CLK的下一个周期的高电平期间内多个数据D0～D2全部都没有被选择时，即在所有的选择信号S0～S2均为低电平值时，n型晶体管Tr2导通，但结点N1的电位保持预充电电位并且n型晶体管Tr51导通，因此结点N2的电荷通过这些n型晶体管Tr51、Tr2放电而变为低电平值，从而错误地从保持电路90输出低电平值的输出信号Q。 

为消除这种缺点，例如，如图3B所示，对于输入到n型晶体管Tr2的栅极的信号，考虑附加以下的电路。即，考虑另行设置一个静态电路，该静态电路包括：具有输入所有选择信号S0～S2的OR(“或”)电路和在时钟脉冲CLK的高电平期间锁存该OR电路的输出的锁存电路的电路92、输入该锁存电路的输出和上述时钟脉冲CLK的AND(“与”)电路93，并考虑将上述AND电路93的输出输入到上述n型晶体管Tr2的栅极。 

但是，在这种考虑方案中，所有的选择信号S0～S2，需要在时钟脉冲CLK的上升沿之前通过上述OR电路和锁存电路，因此，需要一段额外的准备时间(在时钟脉冲CLK的上升沿之前要确定上述静态电路的输出的时间)，这就产生了阻碍动作的高速性的缺点。 

鉴于上述问题，本发明的目的在于，在附有数据选择功能的动态型触发电路中，良好地确保动作高速性，并且即使在多个数据D0～D2都没有被选择的情况下也进行正常的动作。 

为实现上述目的，在本发明中，在多个数据的任何一个都未被选择的情况下，例如在图3A的半导体集成电路中，采取对策以使结点N2的预充电电荷不放电，从而保持该结点N2的高电平值，由保持电路按原状态进行保持和输出。