[发明专利]倒装芯片封装及半导体芯片封装

说明书

技术领域

本发明涉及半导体封装技术，更具体地，涉及至少一种倒装芯片(flip-chip)封装及半导体芯片封装，可应用于具有多个引脚(pin)的情形。

背景技术

在本领域中，为了将裸芯片设置于基板上，可通过位于裸芯片及基板上的多个接合焊点来实现，在此过程中，可应用多种芯片封装技术，如球栅阵列(BallGrid Array，BGA)、线结合、倒装芯片等。为了确保电子产品或通信装置的小型化及功能多样化，半导体封装需要尺寸小、多引脚连接、高速率及多功能化。

输入输出(Input-Output，I/O)引脚数目的增加与高性能IC需求的增加，促进了倒装芯片封装技术的发展。倒装芯片技术使用位于芯片的多个接合焊盘上的多个凸点(bumps)与封装介质直接互连。芯片通过最短路径面向接合封装介质。该技术不仅可应用于单芯片封装，也可应用于更高整合水平的尺寸较大的封装，以及可容纳几个芯片以形成较大功能单元的更加精密的基板。倒装芯片技术使用区域阵列，具有实现与装置的互连密度最高与封装的互连电感较低的优点。

图1所示为传统芯片级倒装芯片封装(Flip-Chip Chip Scale Package，以下简称FCCSP)的截面示意图。如图1所示，FCCSP 100包含裸芯片101，裸芯片101倒置(face-down)于载体120的上表面(top surface)并通过多个焊点凸点(solderbump)102连接至载体120。于载体120的底面上提供多个焊球(solderball)122用以连接电路板。典型的该封装构造在区域阵列或外围凸点排布中使用共晶锡/铅倒装芯片互连(eutectic tin/lead flip-chip interconnect)技术，以取代标准的线结合互连。由于线结合回路的消除，使与裸芯片的连接电感较低，同时，路径密度(routingdensity)的增加优化了临界高频信号线路的电气路径。

图2所示为传统倒装芯片球栅阵列(Flip-Chip Ball Grid Array，以下简称FCBGA)封装的截面示意图。如图2所示，FCBGA封装200包含裸芯片201，裸芯片201倒置于芯片载体基板220的上表面并通过多个焊点凸点202连接芯片载体基板220。底胶(underfill)203填充裸芯片201与芯片载体基板220的顶面之间的空隙。芯片载体基板220可包含多层引线(trace)，该多层引线的不同层通过盲孔(blind via)222或埋孔(buried via)224互相连接在一起。例如，盲孔222可通过激光钻孔以实现较高密度。于芯片载体基板220的底面提供多个焊球226。FCBGA封装200允许高阶封装分辨率的设计，对于当前或未来高速网络及数字电视系统而言，高阶封装分辨率是理想的。例如，为了维持信号完整性，该封装具有低电感、低介电损耗及阻抗匹配的特点。

然而，传统倒装芯片技术面临基板上的凸点间距限制的挑战。另外，高性能FCBGA封装因昂贵的芯片载体基板(典型的芯片载体基板包含1+2+1层构建材料或更多层构建材料)而价格不菲。由于倒装芯片技术的发展与凸点间距缩小远比裸芯片缩小与引脚数目的增长慢得多，因此，基板的凸点间距成为倒装芯片线路图的瓶颈所在。即便未来裸芯片缩小将超越基板载体的凸点间距分辨率的缩小。为了克服此技术差距，硅中介层(silicon interposer)技术与硅片直通孔技术(Through Silicon Via，TSV)技术是目前唯一且昂贵的解决方案。因此，产业界强烈需求一种改进型倒装芯片封装技术，以符合成本效益并解决基板上的凸点间距限制。

发明内容

有鉴于此，本发明的目的之一在于提供至少一种倒装芯片封装及半导体芯片封装，用以较低成本解决封装技术中基板上的凸点间距限制的问题。

本发明所披露了一种倒装芯片封装，包含：封装载体，具有上表面及下表面；半导体裸芯片，包含裸芯片面与裸芯片边缘，该半导体裸芯片倒装芯片设置于该封装载体的该上表面，其中，该裸芯片面上设置多个接合焊盘；重布线层结构，位于该半导体裸芯片与该封装载体之间并直接接触该裸芯片面，该重布线层结构包含重新布局金属层(re-routed metal layer)，其中，该重新布局金属层中的至少一部分凸出于该裸芯片边缘；以及多个凸点，排布于该重布线层结构之上，该多个凸点用以通过该封装载体电性连接于该半导体裸芯片。