[发明专利]注入方法

说明书

技术领域

本申请涉及半导体技术，更具体地，涉及一种包括在衬底中形成第一和第 二器件的半导体制造方法。

背景技术

半导体集成电路(IC)产业已经经历了快速增长。IC材料和设计的技术 进步已经产生了多个IC生产代，其中每一代具有比前一代更小和更复杂的电 路。然而，这些进步增加了加工和制造IC的复杂性，对于将实现的这些进步， 需要在IC加工和制造中进行类似的研发(development)。通常，在集成电路的 发展过程中，普遍地增加了功能密度(即，每芯片面积上互连器件的数量)而 减小了几何尺度(即，使用制造工艺所能制成的最小元件(或线))。该按比 例缩小工艺产生的效益通常包括提高生产效率和降低相关成本。这种按比例缩 小还产生了相对高的功率散耗值，这可以通过使用例如互补金属氧化物半导体 (CMOS)器件的低功率散耗器件来解决。

已经在各种应用中使用了按比例缩小的半导体IC。在一些应用中，这些 IC可包括用于感测例如光的辐射的像素。随着这些IC继续按比例缩小，像素 尺度也继续缩小，这会导致可能降低IC光性能的“串扰”(或者信号干扰)等 的噪声问题。传统技术在减少IC中像素之间的串扰上可能不是有效的，而且 可能不会实现理想的光响应特性。

发明内容

本公开描述了一种用于制造半导体器件的方法，所述方法包括在衬底中形 成第一像素和第二像素。在所述衬底的第一区中形成第一隔离特征。第一区在 第一像素和第二像素之间。在衬底上形成蚀刻停止层。在蚀刻停止层上形成硬 掩膜层。将硬掩膜层图形化以包括相邻像素之间的开口区域。通过开口注入多 种杂质，由此形成第二隔离特征。

本公开还描述了一种用于制造半导体器件的方法，所述方法包括在衬底中 形成像素和器件。在衬底中形成第一隔离特征。第一隔离在所述像素和所述器 件之间。在所述衬底上形成多晶硅层。在所述多晶硅层上形成硬掩膜层。将所 述硬掩膜层图形化以形成可操作以覆盖所述像素的第一部分和可操作以覆盖 所述器件的第二部分。在像素和器件之间的衬底区中注入多种杂质离子以形成 第二隔离特征。有时，第二隔离特征位于第一隔离特征之下。

本公开还描述了一种用于制造半导体器件的方法，所述方法包括在衬底中 形成第一器件和第二器件。第一和第二器件可以包括光电二极管、晶体管或其 它电路元件。在所述衬底上形成蚀刻停止层。在所述蚀刻停止层上形成硬掩膜 层。将硬掩膜层图形化以形成可操作以覆盖第一器件的第一部分和可操作以覆 盖第二器件的第二部分。在衬底的区中注入多种杂质离子以在第一和第二器件 之间形成掺杂隔离特征。

附图说明

通过参照附图阅读下列详细描述可以最好地理解本申请的各方面。要强调 的是，根据工业中的标准实践，各种特征不是按比例绘制。实际上，为了论述 清楚，可以任意地增加或减少各种特征的尺寸。

图1示出根据本申请的各方面的用于向集成电路注入掺杂离子的方法的 流程图。

图2A-2G是根据图1的方法、在制造的各阶段的集成电路的剖面图。

图3是根据图1的方法制造的集成电路的示例性实施例的剖面图。

具体实施方式

应当理解，为了实现本发明的不同特征，下面的公开提供了多个不同的实 施例或示例。下面描述元件和布置的具体示例以简化本公开。当然，这些仅仅 是示例而不意图进行限定。另外，在下面的描述中、在第二特征上方或者之上 形成第一特征可以包括其中第一和第二特征形成为直接接触的实施例，且可以 还可以包括在介于第一和第二特征之间形成额外特征、从而第一特征和第二特 征可能不直接接触的实施例。为了简化和清楚，可以以不同的比例任意绘制各 种特征。