[发明专利]静电放电箝制电路

权利要求书

1.一种静电放电箝制电路，其特征在于该静电放电箝制电路包括：

第一电阻，该第一电阻的第一端点耦接至第一轨线；

第二电阻，该第二电阻的第二端点耦接至第二轨线；

第一晶体管，该第一晶体管的控制端点耦接至该第二电阻的第一端点，该第一晶体管的第一端点耦接至该第一电阻的第二端点，该第一晶体管的第二端点耦接至该第二轨线；

第二晶体管，该第二晶体管的控制端点耦接至该第一电阻的第二端点，该第二晶体管的第一端点耦接至该第一轨线，该第二晶体管的第二端点耦接至该第二电阻的第一端点；以及

第三晶体管，该第三晶体管的控制端点耦接至该第二电阻的第一端点，该第三晶体管的第一端点耦接至该第一轨线，该第三晶体管的第二端点耦接至该第二轨线。

2.如权利要求1所述的静电放电箝制电路，其特征在于该第一晶体管为NMOS晶体管，该第二晶体管为PMOS晶体管，该第三晶体管为NMOS晶体管。

3.如权利要求1所述的静电放电箝制电路，其特征在于该第一晶体管为PMOS晶体管，该第二晶体管为NMOS晶体管，该第三晶体管为PMOS晶体管。

4.如权利要求1所述的静电放电箝制电路，其特征在于该第三晶体管为大尺寸的场效应晶体管。

5.如权利要求1所述的静电放电箝制电路，其特征在于该静电放电箝制电路还包括：

第四晶体管，该第四晶体管的控制端点耦接至该第一电阻的第二端点，该第四晶体管的第一端点耦接至该第一轨线，该第四晶体管的第二端点耦接至该第二轨线。

6.如权利要求5所述的静电放电箝制电路，其特征在于该第一晶体管为NMOS晶体管，该第二晶体管为PMOS晶体管，该第三晶体管为NMOS晶体管，该第四晶体管为PMOS晶体管。

7.如权利要求5所述的静电放电箝制电路，其特征在于该第三晶体管与该第四晶体管为大尺寸的场效应晶体管。

8.如权利要求5所述的静电放电箝制电路，其特征在于该静电放电箝制电路还包括：

第一二极管单元，耦接于该第一电阻的第二端点与该第一晶体管的第一端点之间。

9.如权利要求8所述的静电放电箝制电路，其特征在于该第一二极管单元包括多个二极管相互串接而成第一二极管串，其中该第一二极管串的二端分别耦接至该第一晶体管的第一端点与该第一电阻的第二端点。

10.如权利要求9所述的静电放电箝制电路，其特征在于这些二极管是以晶体管实现。

11.如权利要求8所述的静电放电箝制电路，其特征在于该静电放电箝制电路还包括：

第二二极管单元，耦接于该第二晶体管的第二端点与该第二电阻的第一端点之间。

12.如权利要求5所述的静电放电箝制电路，其特征在于该静电放电箝制电路还包括：

第二二极管单元，耦接于该第二晶体管的第二端点与该第二电阻的第一端点之间。

13.如权利要求12所述的静电放电箝制电路，其特征在于该第二二极管单元包括多个二极管相互串接而成第二二极管串，其中该第二二极管串的二端分别耦接至该第二晶体管的第二端点与该第二电阻的第一端点。

14.如权利要求13所述的静电放电箝制电路，其特征在于这些二极管是以晶体管实现。

15.如权利要求1所述的静电放电箝制电路，其特征在于该静电放电箝制电路还包括：

第一二极管单元，耦接于该第一电阻的第二端点与该第一晶体管的第一端点之间。

16.如权利要求15所述的静电放电箝制电路，其特征在于该第一二极管单元包括多个二极管相互串接而成第一二极管串，其中该第一二极管串的二端分别耦接至该第一晶体管的第一端点与该第一电阻的第二端点。

17.如权利要求16所述的静电放电箝制电路，其特征在于这些二极管是以晶体管实现。

18.如权利要求15所述的静电放电箝制电路，其特征在于该静电放电箝制电路还包括：

第二二极管单元，耦接于该第二晶体管的第二端点与该第二电阻的第一端点之间。