[发明专利]静电放电箝制电路

说明书

技术领域

本发明涉及一种保护电路，且特别涉及一种静电放电的保护电路。

背景技术

随着科技的进步，电子元件逐渐取代传统机械元件。电子元件不论是在制造过程，或者是在实际使用中，常因为人体(或机器)接触而使得人体内(或机器内)所累积的静电发生静电放电(electrostatic discharge，ESD)。由于静电放电产生的电压远高于电子元件的可承受电压，所以会导致电子元件的功能受损，甚至产生永久性的破坏。此外，电子元件本身也会累积静电，使得电子元件在组装过程中，因接地而产生静电放电，造成无法预期的损失。

因此，为了避免静电放电造成元件损害，都会采取相对应的措施，以保护电子元件。图1和图2为已知的静电放电箝制电路图。请参照图1，静电放电箝制电路100采用电阻电容(RC)时间延迟触发式的架构。其中，电阻R₁和电容C₁组成RC电路，用于检测静电放电。P通道金属氧化物半导体(P-channel metal oxide semiconductor，PMOS)晶体管M_P1和N通道金属氧化物半导体(N-channel metal oxide semiconductor，NMOS)晶体管M_N1组成反相器(invertor)101，用于控制作为箝制元件的NMOS晶体管M_C1。其中节点T₃是反相器101的输出端，耦接至晶体管M_P1的漏极和晶体管M_N1的漏极。当静电放电发生于电源轨线(power rail)V_DD时，在电阻R₁的两端点之间产生跨压，使得反相器101的输入端处于低电位。此时，反相器101输出高电位，导通晶体管M_C1形成一个低阻抗路径，将静电放电电流疏导至电源轨线V_SS，以保护后端的核心电路(core circuit)103。在疏导静电放电电流的期间，流经电阻R₁的电流对电容C₁充电。此时反相器101的输入端逐渐被抬升至高电位，而反相器101输出端逐渐降低为低电位。当电容C₁完成充电时，晶体管M_C1被关闭。

请参照图2，静电放电箝制电路110采用电容耦合触发式的架构。当静电放电发生于电源轨线V_DD时，静电放电会通过电容C₂耦合至晶体管M_C2的栅极，并在电阻R₂两端产生一个跨压，以控制作为箝制元件的NMOS晶体管M_C2。此时晶体管M_C2被导通以形成一个低阻抗路径，将静电放电电流疏导至电源轨线V_SS。在疏导静电放电电流的期间，通过电阻R₂的放电，晶体管M_C2的栅极电压逐渐下降，最后晶体管M_C2因其栅极电压被下拉至低电位而关闭。

箝制元件可采用大尺寸的场效应晶体管(big field effect transistor，BIGFET)来实现。由于大尺寸的场效应晶体管具有很大的通道宽度(channelwidth)，可以产生足够低的导通电阻，快速地将静电放电电流疏导至电源轨线V_SS。请参照图1和图2，为了有效疏导静电放电电流，电阻R₁～R₂和电容C₁～C₂必须采用很大的电阻值和电容值，以维持晶体管M_C1～M_C2能够保持足够的通道导通时间来疏导静电放电电流，亦即延长RC电路的时间常数。但是具备过大电阻值和电容值的RC电路，将会导致静电放电箝制电路100和110遭受到大的噪声时，容易有误触发的问题。同时，具备过大电阻值和电容值的RC电路，应用在电路布局(layout)时，也需要相当大的布局面积。