[发明专利]半导体装置、半导体基底及其制造方法

说明书

本申请要求于2008年6月23日提交的第10-2008-0059057号韩国专利申请的权益，该申请公开的内容通过引用全部包含于此。

技术领域

本发明的示例性实施例涉及一种半导体装置并涉及一种半导体基底，更具体地说，涉及均包括设置在主主体区下的栅极图案的一种半导体装置及一种半导体基底。

背景技术

近来，已经使用了由单个晶体管构造的没有电容器的传统的1-晶体管动态随机存取存储器(1-T DRAM)。能够利用简单的制造工艺来制造1-T DRAM，并且1-T DRAM具有改善了的读出容限(sensing margin)。

然而，会有一些与传统的1-T DRAM相关的困难，例如，栅极图案WL和每个掺杂区之间的距离会是短的，从而可能产生带-带隧穿(band to bandtunneling，BTBT)现象。另外，在传统的1-T DRAM的情况下，由于数据的重复读取数据和增加的维持时间(retention time)，所以会出现数据破坏(destruction)。

因此，本领域中需要克服与传统的1-T DRAM相关的上述缺点。

发明内容

本发明的示例性实施例包括一种半导体装置和一种半导体基底，半导体装置和半导体基底均包括设置在主体区之下的栅极图案。

根据本发明的示例性实施例，提供了一种半导体装置。所述半导体装置包括：半导体基底；栅极图案，设置在半导体基底上；主体区，设置在栅极图案上；第一掺杂区和第二掺杂区。栅极图案设置在主体区以及第一掺杂区和第二掺杂区之下。

第一掺杂区和第二掺杂区可从主体区沿向上方向突出并以预定的间隔分开，所述半导体装置还可包括阻挡绝缘区，所述阻挡绝缘区设置在第一掺杂区和第二掺杂区之间。

半导体装置还可包括埋置氧化物(BOX)绝缘区，所述BOX绝缘区设置在半导体基底和栅极图案之间。

半导体装置还可包括栅极绝缘区，所述栅极绝缘区设置在栅极图案和主体区之间。

半导体装置还可包括第一绝缘区，所述第一绝缘区设置在每个栅极图案和主体区的两侧，其中，第一绝缘区使栅极图案和主体区与它们的周围环境绝缘。

第一掺杂区可连接到源极线和位线中的一者；第二掺杂区可连接到位线和源极线中的另一者。半导体装置可包括双极结晶体管(BJT)，字线图案可结合到BJT的基极区，第一掺杂区可以是发射极区，第二掺杂区可以是集电极区，或者第一掺杂区可以是集电极区，第二掺杂区可以是发射极区。

主体区可以是与半导体基底分开的浮置主体区；主体区和半导体基底可由具有相同特性的材料形成。

根据本发明的示例性实施例，提供一种半导体基底。所述半导体基底包括：基底区；埋置氧化物(BOX)绝缘区，设置在基底区上；栅极图案，利用第一绝缘区与基底区分开并设置在BOX绝缘区上；栅极绝缘区，设置在栅极图案上。半导体基底还包括浮置主体区，利用栅极绝缘区与栅极图案分开，并设置在栅极绝缘区上。基底区和浮置主体区由具有相同特性的材料形成。

根据本发明的示例性实施例，提供一种制造半导体基底的方法。所述方法包括以下步骤：通过蚀刻体基底来形成至少一个浮置主体图案；通过蚀刻在所述至少一个浮置主体图案之下的主体区域来将体基底分为基底区和浮置主体区；在浮置主体区和基底区之间形成栅极图案。

在形成栅极图案之前，所述方法还可包括在基底区上形成BOX绝缘区，在形成栅极图案之后，所述方法还可包括在栅极图案上形成栅极绝缘层。

附图说明

通过下面结合附图进行的描述，能够更详细地理解本发明的示例性实施例，在附图中：

图1示出了作为用于与本发明示例性实施例进行对比的示例的1-晶体管动态随机存取存储器(1-T DRAM)的剖视图；

图2是图1的对其执行了建模的1-T DRAM的电路图；

图3是根据本发明的示例性实施例的半导体装置的剖视图；

图4是图3的对其执行了建模的半导体装置的电路图；

图5是图1和图3的结构中位线电流关于执行读取操作的次数的曲线图；

图6是图1和图3的结构中漏电流关于维持时间的曲线图；

图7是根据本发明示例性实施例的以阵列形式布置的半导体装置的正视图；

图8A和图8B是根据本发明示例性实施例的图7的对其执行了建模的半导体装置的电路图；

图9A和图9B是根据本发明示例性实施例的图7的对其执行了建模的半导体装置的电路图；