[发明专利]半导体器件及其制造方法

说明书

相关申请的交叉引用

在本说明书中全文引入提交于2008年8月20的包括说明书、附图和说明书摘要的日本专利申请No.2008-211738作为参考。

技术领域

本发明涉及半导体器件及其制造方法。

背景技术

随着近年来半导体集成电路迅速地变得更小，其密度已经变得更大。紧随这个现象，在采用最先进技术的集成电路中，它们的元件隔离区域已经要求做得更小，而它们的元件隔离能力得以保持，从而提高了单位面积上的集成度。

响应于元件隔离区域应当做得更小这样的需求，沟槽隔离方法作为一种元件隔离方法已经得到广泛地应用，从而取代传统的LOCOS(local oxidation of silicon，硅局部氧化)方法。沟槽隔离方法是一种这样的方法，即将绝缘膜嵌入到形成在元件之间的沟槽中，从而在元件之间获得电隔离。根据这种元件隔离技术，可以容易地实现高集成度。

然而，基于集成电路应当做得更加小的要求，沟槽的宽度做得等同于传统的栅极绝缘膜的厚度。结果是，基于使用绝缘膜嵌入的元件隔离已经正在接近其极限。具体而言，产生了邻近节点的电势发生变化的问题。这个问题在例如1998年出版的《Symposium onVLSI Technology Digest of Technical Papers》(非专利文档1)第32页到第33页上由J.Sim等人所著的论文《The Impact of Isolation PitchScaling on Vth Fluctuation in DRAW Cell Transistors due toNeighboring Drain/Source Electric Field Penetration》中进行了阐述。

作为解决上述问题的一种方法，已知有场屏蔽STI(浅沟槽隔离)。场屏蔽STI是一种这样的方法，即将导电膜而非绝缘膜嵌入元件之间的沟槽中，然后固定导电膜的电势，从而实现元件之间的隔离。对于这种导电膜，从简化生产工艺角度而言，经常使用掺杂有杂质的多晶体硅膜以及其它膜，以下将这里所述的掺杂有杂质的多晶体硅膜称为“掺杂多晶硅膜”。

同时，根据沟槽隔离方法，通过各向异性蚀刻硅衬底形成沟槽；因此，所形成的元件区域的每个边缘均被制成具有角度的形状。栅极电极的电场集中到这个呈角度的部分中。为此，形成进入呈角度部分中的沟道部分比沟道的其它部分更容易开启。具体而言，因为沟道的宽度变小，所以连接到沟道末端的呈角度部分的属性变得更加可取。因此，由于沟道宽度变得更小，所以晶体管的阈值变得更低。这个现象已知为反窄沟道效应，这会使得半导体器件的性能恶化。

随着元件变得更小，沟道宽度正在快速地减小；因此，阈值的下降越来越成为更加严重的问题。反窄沟道效应可以通过以下的事实得以减小，即上述场屏蔽STI方法被用于改变嵌入的导电膜的电势以及控制元件区域边缘的呈角度部分的电势。

前面所述的场屏蔽STI在例如日本未审查专利公开文件No.平10(1998)-22462，Hei 1(1989)-245538，平2(1990)-174140，以及平1(1989)-260840(分别为专利文件1、2、3和4)。在这些文件中所描述的技术中，用于抑制短路的帽绝缘层形成在通过热氧化嵌入在沟槽中的导电层上。

发明内容

如果在场屏蔽STI中导电膜的上表面的高度较低，则没有充分获得屏蔽电场的效果，或者在控制元件区域边缘中的呈角度部分的电势时必须施加大电压。这导致一个问题，即在导电膜和硅衬底之间的氧化硅中产生泄漏电流，或者氧化硅膜的可靠性降低，或者导致其它问题。因此，为了使用场屏蔽STI方法来抑制邻近节点的电势中的变化或反窄沟槽效应，必须将嵌入的导电膜的上表面的高度提高到一定的高度。

然而，当嵌入的导电膜的上表面高度被提高时，会导致类似于在普通晶体管中产生的GIDL(栅极致漏极泄漏)的现象。换句话说，当嵌入的导电膜的上表面高度被提高时，嵌入的导电膜和相应的源极和/或漏极之间的距离变短从而它们之间的电场变大。这样，发生依赖于源极和/或漏极区域和硅衬底之间的嵌入的导电膜的电势的泄漏电流的流动，从而导致在场晶体管的电压关闭的区域中电流增加的现象。

当硅衬底的上部呈角度的部分和嵌入的导电膜在例如栅极氧化步骤的氧化步骤中被氧化时，较大的压应力被施加到元件区域。这个压应力具有放大类似于GIDL现象的效果。