[发明专利]分频器电路及其方法与应用其的栅极驱动器

说明书

技术领域

本发明涉及一种分频器(或除频器，Frequency Divider)电路的装置，且特别涉及一种应用于液晶显示器的栅极驱动器的分频器电路。

背景技术

在科技发展日新月异的现今时代中，液晶显示器(Liquid CrystalDisplay，LCD)相关产业蓬勃发展。一般来说，LCD的栅极驱动器(Gate Driver)设置移位缓存器(Shift Register)，移位缓存器响应于扫描时钟信号来产生依序致能的栅极信号。在现有的栅极驱动器技术中，通过对扫描时钟信号进行分频，以达到减少移位缓存器的电路面积的技术已存在。

然而在许多情形中，移位缓存器会因为扫描时钟信号被分频导致无法正常操作。举例来说，请参照图1，其示出传统移位缓存器的相关信号时序图。移位缓存器例如用于在起始信号IPEN处于高位准时，响应于扫描时钟信号CLK的上升缘(Rising Edge)EDG_ri产生栅极信号。然而，由于信号进行分频后相位可能发生变化，导致分频扫描时钟信号CLKD的上升缘触发在起始信号IPEN处于低位准的时点(请参照附图说明)。如此，将使得移位缓存器无法产生栅极信号。这样一来，如何确保移位缓存器可响应于分频操作后的扫描时钟信号进行正常的操作为业界不断致力的方向之一。

发明内容

本发明涉及一种分频器(或除频器，Frequency Divider)电路及应用其的栅极驱动器，此分频器电路可控制分频后的扫描信号在特定期间中，触发特定的驱动缘(Driving Edge)。如此，相较于传统栅极驱动器，本实施例的分频器电路及栅极驱动器具有可确保分频后的扫描时钟信号可在特定期间中触发特定驱动缘的优点。

根据本发明提出一种栅极驱动器，用于响应于原始时钟信号及输入触发信号来经过多个通道(Channel)产生多个栅极信号。栅极驱动器包括分频器电路及移位缓存器电路(Shift Register)。分频器电路包括重置(Reset)单元及分频单元。重置单元响应于系统重置信号的致能位准为致能，以响应于输入触发信号转态为致能的第一驱动缘设定内部重置信号为致能位准。分频单元响应于内部重置信号的致能位准为致能，以响应于原始时钟信号转态为致能的第二驱动缘对反馈信号进行取样，以决定分频时钟信号。移位缓存器电路用于响应于分频时钟信号及输入触发信号产生多个栅极信号。

根据本发明的栅极驱动器，其中，该重置单元包括：正反器电路，响应于该系统重置信号的致能位准为致能，以响应于该输入触发信号的上升缘对参考电压进行取样，以产生该内部重置信号，该正反器电路进一步用于响应于该系统重置信号的非致能位准重置该内部重置信号为非致能位准。

根据本发明的栅极驱动器，其中，该分频单元包括：正反器电路，响应于该内部重置信号的致能位准为致能，以响应于该原始时钟信号的上升缘对该输入电压进行取样，以产生该分频时钟信号，该正反器电路进一步用于响应于该内部重置信号的非致能位准重置该分频时钟信号为非致能位准；及反相器，用于对该分频时钟信号进行反相操作。

根据本发明的栅极驱动器，其中，该分频器电路进一步包括：逻辑运算电路，用于根据第一控制信号及电源起始重置信号运算产生该系统重置信号。

根据本发明的栅极驱动器，其中，该第一控制信号为输出触发信号；该逻辑运算电路包括：延迟电路，用于将第二控制信号延迟一定延迟时间后输出，该第二控制信号相关于该第一控制信号；及与门，用于响应于该第二控制信号及该电源起始重置信号运算产生该系统重置信号。

根据本发明的栅极驱动器，其中，该第一控制信号为栅极信号；该逻辑运算电路包括：延迟电路，用于将第二控制信号延迟一定延迟时间后输出，该第二控制信号相关于该第一控制信号；及与门，用于响应于该第二控制信号及该电源起始重置信号运算产生该系统重置信号。

根据本发明提出一种分频器电路，用于根据原始时钟信号产生分频时钟信号。分频器电路包括重置单元及分频单元。重置单元响应于系统重置信号的致能位准为致能，以响应于输入触发信号转态为致能的第一驱动缘设定内部重置信号为致能位准。分频单元响应于内部重置信号的致能位准为致能，以响应于原始时钟信号转态为致能的第二驱动缘对反馈信号进行取样，以决定分频时钟信号。

根据本发明的分频器电路，其中，该重置单元包括：正反器电路，响应于该系统重置信号的致能位准为致能，以响应于该输入触发信号的上升缘对参考电压进行取样，以产生该内部重置信号，该正反器电路进一步用于响应于该系统重置信号的非致能位准重置该内部重置信号为非致能位准。