[发明专利]资源复用的浮点SIMD指令的执行装置

说明书

技术领域

本发明涉及浮点SIMD(单指令多数据)指令的算术逻辑执行装置，尤其是复用单精度或双精度浮点运算资源的算术逻辑执行装置。 

背景技术

现有技术中，根据Oberman的技术报告，在浮点运算中浮点加减执行单元的使用频度约为55％。浮点加减法执行速度的加快对提升浮点算术逻辑部件的性能具有重要意义。 

浮点加减法的执行包含以下步骤：指数相减、尾数对阶移位、尾数相加、舍入操作和结果封装。图1示出了典型的单精度或双精度的浮点加减运算的数据通路。其中II(Instruction Issue)表示该流水线级为指令发射级，E1(Execution 1^st)表示该流水线级为运算执行第一级，E2(Execution 2^nd)表示该流水线级为运算执行第二级，E3(Execution 3^rd)表示该流水线级为运算执行第三级。 

尾数取补码电路11根据运算类型(加法或减法)来计算其中一个浮点源操作数的补码，从而统一加法运算和减法运算。该电路需要一个25/54位的加法器来完成单精度/双精度浮点数的尾数取补运算。 

指数相减电路12计算两个浮点源操作数的指数差，以控制尾数对阶移位电路13。单精度/双精度浮点数的指数相减运算需要一个9/12位的加法器。 

尾数对阶移位电路13对指数较小的浮点源操作数进行移位操作， 使两个操作数的指数相等。该电路需要一个48/106位的移位器来完成单精度/双精度浮点数的尾数移位操作。 

尾数相加电路14计算出两个操作数的尾数和。单精度/双精度浮点数的尾数相加运算需要一个27/56位的加法器。 

舍入操作电路15根据尾数和以及尾数对阶移位13提供的信息对尾数和进行舍入操作。该电路需要一个26/55位的舍入加法器来完成舍入操作。 

结果封装电路16对舍入操作后的尾数和以及指数进行规格化调整，得到最终的计算结果。结果封装时，单精度/双精度浮点数的尾数移位需要一个26/55位的移位器；单精度/双精度浮点数的指数调整需要一个8/11位的加法器。 

发明内容

为了克服已有的算术逻辑执行装置处理单精度和双精度浮点运算时执行速度较慢的不足，本发明提供一种能够加快单精度浮点运算的执行速度的资源复用的浮点SIMD指令的执行装置。 

本发明解决其技术问题所采用的技术方案是： 

一种资源复用的浮点SIMD指令的执行装置，该执行装置包括： 

尾数取补码电路，用于将操作数尾数取补码，统一加减法运算逻辑，包括双精度浮点数的取补加法器，单精度指令复用双精度浮点数的取补加法器的低路； 

指数相减电路，用于得到两组操作数的指数差和大小关系，为尾数对阶移位电路准备控制信号，包括指数相减加法器，所述指数相减加法器分为高路和低路，单精度指令复用指数相减加法器的低路； 

尾数对阶移位电路，用于选择较小的操作数尾数进行对阶移位， 使得浮点加减法的两个操作数指数相等，提供尾数相加电路的输入数据，包括双精度浮点数的尾数对阶移位器，所述尾数对阶移位器包括高路的尾数对阶小移位器和低路的尾数对阶小移位器，单精度指令复用低路的小移位器； 

尾数相加电路，用于完成两个操作数尾数的相加，得到补码表示的尾数和，为舍入操作做准备，包括双精度尾数相加加法器，单精度指令复用所述双精度尾数相加加法器的低路； 

尾数和舍入操作电路，用于完成浮点加减法的舍入操作，包括双精度舍入加法器，单精度指令复用所述双精度舍入加法器； 

结果封装电路，用于对尾数和和指数进行规格化调整，将运算结果表示成规格化的浮点形式，包括双精度尾数和规格化调整的大移位器，所述大移位器包括低路规格化小移位器和高路规格化小移位器，单精度指令复用低路规格化小移位器，还包括指数规格化调整的加法器，所述加法器包括低路指数规格化加法器和高路指数规格化加法器，单精度指令复用低路指数规格化加法器，双精度指令复用低路指数规格化加法器和部分的高路指数规格化加法器； 

所述执行装置还包括SIMD逻辑运算指令； 

在所述尾数取补码电路中，SIMD逻辑运算指令的低路操作数的尾数取补码操作复用双精度浮点数的取补加法器的低路，SIMD逻辑运算指令的高路操作数的尾数取补码操作复用双精度浮点数的取补加法器的高路；