[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件，并且更具体地说，本发明涉及一种能够使核心区域和外围区域中(尤其是核心区域中)的位线的图案化过程中所造成的缺陷最小化的半导体器件及其制造方法。 

背景技术

通常，例如DRAM等半导体器件包括存储晶胞(cell，又称为单元)阵列区域(或存储晶胞阵列范围)以及核心和外围区域(或核心和外围范围、或核心区域)。 

存储晶胞阵列区域是形成多根字线、多根位线和多个存储晶胞的区域。存储晶胞布置在字线与位线彼此交叉的点上。 

核心和外围区域是这样的区域：其中形成用于操作和控制存储晶胞的电路。在核心区域中，形成连接至位线的位线读出放大器(bitline sense amplifier，BLSA)和连接至字线的子字线驱动器(SWD)。 

近来，随着半导体器件的设计规则变小，位于核心和外围区域中以及位于存储晶胞阵列区域中的位线的线/距宽度也变小。 

具体地说，与形成于存储晶胞区域中的位线图案不同，形成于核心区域中的位线图案在尺寸和形状上是不一致的，因此在将核心区域中的位线图案化的过程中容易产生缺陷。 

图1示出在传统核心区域中形成的图案。 

在半导体基板10上形成栅极绝缘层(未示出)。半导体基板10包括场隔离区域和有源区。在栅极绝缘层上形成栅极12。 

将杂质离子注入到栅极12之间的半导体基板10中，以形成源极/漏极区域(未示出)，从而形成晶体管。晶体管可以形成读出放大器。 

位线16形成为经由位线触点插塞14与源极/漏极区域电连接。 

沿着与位线16垂直的方向形成金属线20，并且该金属线20经由金属线触点插塞18与位线16电连接。 

形成于核心区域中的位线16的尺寸或形状随着位线的位置而改变，而存储晶胞阵列区域中的位线(未示出)不论在何位置上都以相同的尺寸和相同的形状形成。因此，核心区域中的位线图案形成具有不规则侧边的不规则线图案、或在金属线触点插塞18所经过的位置形成岛状图案。因此，位线的线宽是不一致的，并且相邻位线之间的距离(间距宽度)是不一致的。 

这是因为如图1所示，当金属线20经由位线16连接至源极/漏极区域时，对应的位线区域必须形成为岛状类型。 

由于核心区域中的位线图案形成为不规则的形式，因此经常在形成位线的过程中产生图案化缺陷。 

此外，为了实施40nm以下技术，应该采用SPT(间隔物图案化技术)。然而，SPT难以应用于形成不规则图案的情况。 

发明内容

本发明的各种实施例旨在通过改善半导体器件的制造工序以如下的方式避免核心区域中的位线图案化的缺点：即，使形成于核心区域中的位线能够如晶胞区域一样具有规则形式的图案。 

根据本发明，一种半导体器件包括：晶体管，其形成于半导体基板上；位线，其形成于所述晶体管的上方；位线触点插塞，其将所述晶体管的第一接面区域连接至所述位线；以及金属插塞，其将所述晶体管的第二接面区域连接至金属线或金属线触点插塞。 

优选的是，所述晶体管是形成于核心和外围区域中的晶体管。 

优选的是，所述第二接面区域是源极接面区域或栅极接面区域。 

优选的是，所述金属插塞的上部与相邻位线的上部的一部分或整个部分重叠。 

优选的是，所述位线与相邻位线的间隙是恒定的。 

优选的是，所述位线形成为线条类型。 

优选的是，所述金属插塞由钨(W)、铝(Al)、铜(Cu)和 这些金属的合金中一者来形成。 

优选的是，所述金属插塞包括：第一金属插塞，其形成于所述第二接面区域的上方，并连接至所述第二接面区域；以及第二金属插塞，其将所述第一金属插塞连接至所述金属线或所述金属线触点插塞。 

优选的是，所述第一金属插塞以与所述位线触点插塞的材料相同的材料来形成。 

优选的是，所述第二金属插塞由钨(W)、铝(Al)、铜(Cu)和这些金属的合金中一者来形成。 

优选的是，所述半导体器件还包括：硅化物膜，其形成于所述金属插塞和所述第二接面区域的接触表面中。 

优选的是，所述硅化物膜是TiSi₂膜、TiNSi₂膜和CoSi₂膜中之