[发明专利]制造半导体元件的方法与半导体元件

说明书

技术领域

本发明涉及一种制造半导体元件的方法，且特别涉及一种于高介电常数 金属栅极技术中改善介电品质的方法。

背景技术

半导体集成电路工业已经历了快速成长。于集成电路材料与设计中的技 术发展已产生集成电路世代，其中各世代相较于先前的世代具有更小与更复 杂的电路。然而，这些发展已增加了加工与制造集成电路的复杂度，而为了 能实现这些发展，需要于集成电路加工与制造中的相似发展。

于集成电路进展过程中，通常增加功能性密度(functional density)(即每 芯片面积的内连线元件数目)而减少几何尺寸(geometry size)(即使用一制造 工艺可产生的最小零件(或线))。通过增加生产效率与降低相关成本，此 缩小尺寸工艺(scaling down process)通常提供了优势。此种缩小尺寸工艺也产 生一相对高的功率耗散(power dissipation)值，而其可通过使用低功率耗散元 件，例如互补式金属氧化物半导体(complementary metal-oxide semiconductor， CMOS)元件来应付。一般以栅极氧化物与多晶硅栅极电极来形成CMOS元 件。随着结构尺寸持续下降，以高介电常数栅极介电层与金属栅极电极取代 栅极氧化物与多晶硅栅极电极来改善元件性能已成为一需求。然而，当高介 电常数/金属栅极结构整合于CMOS工艺流程中时，由于各种因素，例如材 料不相容性、复杂的工艺与热预算(thermal budget)而产生了问题。例如，对 于高介电常数栅极介电层的议题之一即为其较低的热稳定性。因此，于 CMOS工艺流程的热工艺循环与周围环境中时，高介电常数栅极介电层的品 质会改变，且因此会导致不佳的元件性能与可信赖度。

发明内容

本发明提供一种制造半导体元件的方法，包括：提供一半导体基底，其 具有一第一区与一第二区；形成一高介电常数介电层于该半导体基底上；形 成一第一盖层与一第二盖层于该高介电常数介电层上，该第一盖层覆盖该第 一区而该第二盖层覆盖该第二区；形成一含硅层于该第一与第二盖层上；形 成一金属层于该含硅层上；以及形成一第一栅极堆叠于该第一区上与一第二 栅极堆叠于该第二区上，其中该第一栅极堆叠包括该高介电常数介电层、该 第一盖层、该含硅层与该金属层，又其中该第二栅极堆叠包括该高介电常数 介电层、该第二盖层、该含硅层与该金属层。

本发明提供另一种制造半导体元件的方法，包括：提供一半导体基底， 其具有一第一区与一第二区；形成一高介电常数介电层于该半导体基底上； 形成一第一盖层于该高介电常数介电层上；蚀刻覆盖该第二区的该第一盖 层；执行一第一处理工艺，该第一处理工艺包括一等离子体工艺或一退火工 艺；形成一金属层于覆盖该第一区的该第一盖层上且于覆盖该第二区的该高 介电常数介电层上；以及形成一第一栅极堆叠于该第一区上与一第二栅极堆 叠于该第二区上，其中该第一栅极堆叠包括该高介电常数介电层、该第一盖 层与该金属层，又其中该第二栅极堆叠包括该高介电常数介电层与该金属 层。

本发明还提供一种半导体装置，包括：一半导体基底，其具有一第一区 与一第二区；以及一第一晶体管形成于该第一区中，该第一晶体管具有一第 一栅极堆叠。该第一栅极堆叠包括：一界面层形成于该半导体基底上；一高 介电常数介电层形成于该界面层上；一含硅层形成于该高介电常数介电层 上，该含硅层的厚度小于5；以及一金属层形成于该含硅层上。

本发明的半导体元件的制造方法和半导体元件由于包括位于高介电常 数介电层212与金属栅极层220间的硅(在高介电常数介电层沉积后，金属 栅极层沉积前)，各种性能特征的尺寸依赖度可被减少。换句话说，对于包 括临界电压、驱动电流、关电流的晶体管性能而言，具有较少的尺寸依赖度。

本发明公开的方法提供了一简单与有成本效益的方法以改善于CMOS 工艺流程中的高介电常数介电质的介电品质。因此，于半导体工艺中可维持 高介电常数栅极介电层的完整。可轻易将于此所公开的方法及元件与现行的 CMOS技术工艺与半导体设备进行整合。更进一步而言，于此所公开的方法 与元件减低了元件性能的尺寸依赖度(dimension dependence)，例如临界电压 (threshold voltage)、驱动电流(drive current)、关电流(off current)。