[发明专利]存储器元件

说明书

技术领域

本发明涉及一种半导体元件，且特别涉及一种在存储器元件中，保护金 属-绝缘层-金属电容免受电荷伤害的结构与制法。

背景技术

于整合逻辑电路与动态随机存取存储器(dynamic random access memory， DRAM)阵列在单一芯片的领域上，对于设计与工艺而言，相容性 (compatibility)是首要的考虑议题。近年来，随着元件尺寸的日渐缩小，埋置 DRAM的技术变得日益重要。于半导体结构中，DRAM电容一般是内埋的 或是堆叠的形式。堆叠电容可以是多晶硅(polycrystalline silicon)或是金属-绝 缘层-金属(metal-insulator-metal，MIM)，其中MIM电容设置于芯片有源表面 (active surface)上的氧化层中。由于内连线层(interconnect layer)的导体在构造 上为金属，所以形成于内连线层之间的电容较佳为金属-绝缘层-金属(MIM) 构造，以利于原有工艺步骤并收元件性能增强之效。

最近的研究指出，MIM电容的电性表现与沉积或蚀刻工艺时等离子体引 起的电荷伤害关联性极强。此问题是关于后段工艺中(back end of line，BEOL) 布线阶段时的等离子体蚀刻工艺，由于此工艺会产生高电场穿过MIM电容 的上电极与下电极，而迫使电荷穿过金属线与其下的MIM电容，造成MIM 电容的电性表现与可靠度(reliability)下降。

因此，业界急需提出一种对存储器元件中MIM电容的保护方法，使其 能避免于后段工艺(BEOL)布线阶段时由等离子体引起的电荷伤害。

发明内容

为克服现有技术缺陷，本发明提供一种存储器元件，包括：一基材，其 具有一存储器元件区域与一保护元件区域；一电容，形成于该存储器元件区 域的基材上，其中该电容包括一下电极、一电容介电层以及一上电极，且该 上电极具有一第一区域延伸至该保护元件区域；一二极管，形成于该保护元 件区域的基材中；一接触插塞，形成于该保护元件区域的基材上，且电性连 接至该二极管；一介层插塞，形成于该保护元件区域的基材上，且电性连接 至该上电极的第一区域；以及一导线，形成于该接触插塞与该介层插塞之上。

本发明还提供一种存储器元件，包括：一基材，具有一第一元件区域与 一第二元件区域；一晶体管，形成于该第一元件区域中，其包括一形成于该 基材上的栅极与形成于该基材中且相邻于栅极侧壁的源极/漏极区域；一PN 结二极管，形成于该第二元件区域的基材中；一电容，形成于该第一元件区 域中的晶体管上，其包括一下电极、一电容介电层与一上电极，且该上电极 具有一第一区域延伸至该第二元件区域；一接触插塞，形成于该第二元件区 域的基材上且电性连接至该PN结二极管；一介层插塞，形成于该第二元件 区域的基材上且电性连接至该上电极的第一区域；以及一导线，形成于该接 触插塞与该介层插塞之上且电性连接至该接触插塞与该介层插塞。

本发明还提供一种存储器(DRAM)元件，包括：一金属-绝缘层-金属(MIM) 电容通过一导电结构电性连接至一PN结二极管。

本发明提供对存储器元件中MIM电容的保护，使其能避免于后段工艺 (BEOL)布线阶段时由等离子体引起的电荷伤害。

为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举 出较佳实施例，并配合附图，作详细说明如下。

附图说明

图1为一剖面图，用以说明本发明于MIM电容相关的存储器元件中形 成晶体管与保护二极管的实施例。

图2为一剖面图，用以说明本发明形成第一介电层与第一接触插塞。

图3为一剖面图，用以说明本发明形成第二介电层与MIM电容。

图4为一剖面图，用以说明本发明形成第三介电层与第二接触插塞。

图5为一剖面图，用以说明本发明形成包含有位元线与中间内连线的导 线。

并且，上述附图中的附图标记说明如下：

1～存储器元件区域

2～保护元件区域

4～第一导电类型阱

6～第二导电类型阱

8～PN结二极管

10～基材

12～绝缘区域

13～晶体管

14～栅极介电层

16～栅极