[发明专利]频率合成器以及建构该频率合成器的方法

说明书

技术领域

本发明一般地涉及频率合成器，尤其涉及使用具有处理器与数字模拟转换器(DigitaltoAnalogConverter，DAC)的数字处理频率回路(digitalprocessfrequencyloop，DPFL)的架构，以建构电子频率合成器的方法。

背景技术

频率合成器已多年被广泛地用于在电子产品中产生相应于为统所需的目标频率。其中最常见的频率合成器为锁相回路(PLL)频率合成器，其中PLL包括一相位检测器以及一电荷泵或者一低通滤波器。众所皆知，先前技术中所述的PLL频率合成器发明于1930年代。

请参阅图1，所述PLL频率合成器的方块图显示所述合成器包括一分频器1、一相位检测器2、一低通滤波器/电荷泵3、一电压控制振荡器(voltagecontroloscillator，VCO)4以及一输出分频器5。所述合成器具有一作为一输入信号的参考频率f_REF，其为相当稳定。如图4所示，所述VCO4的特征为所述VCO的输入电压改变时，所述VCO的输出频率f_O将改变。

所述具有高稳定度的参考频率为直接馈入至相位检测器2的输入，或者在馈入至相位检测器2的输入的前馈入通过划分参考频率的分频器1。另一由频率合成器的VCO4所产生的频率亦由输出分频器5所划分，并馈入至相位检测器2的另一输入。

相位检测器2的功能为当所述参考频率领前(leading)或者滞后(lagging)时，产生与所述相位检测器2的两个输入的间的相位差的量呈正比的电压。所述所产生的电压随后通过低通滤波器/电荷泵3以领导所述VCO4于所述相位检测器2的输入至使所述两个输入信号同相(inphase)的频率。因此，据说所述VCO4的输出频率为锁定追踪所述参考频率。当所述两个信号为同相时，所述相位检测器2无输出电压。需依靠电荷泵3以维持所述VCO4的输入电压。所述电荷泵3将由于漏电流而损失其电压，所述漏电流导致VCO4改变其频率直到所述相位差够大而使相位检测器3认知该差距并开始提供相应的电压至所述电荷泵3以使其回复至所述目标频率。

传统的PLL频率合成器有两个缺点。第一，所述PLL频率合成器有两个变项需处理，包括频率与相位。众所皆知，由所述相位检测器所得的相位差并无任何关于频率的信息，反之亦然。第二，当电荷泵充电时，所述VCO开始对所述电压作出反应。所述输出分频器持续地计数。若干多余的频率将非惯例地被撷取。该等非惯例地被撷取的频率随着所述输出频率接近最终频率而越变越小。这需要经过数次努力而锁定。

发明内容

本发明的主要目的为在于提供建构一频率合成器以克服先前技术的缺点的一方法以及一装置。本发明的创新的DPFL为用于建立一电子频率合成器。所述方法于PLL架构中使用一时基计数器、一频率计数器、一处理器以及一DAC而非一相位检测器。通过数字处理技术，所述频率计数器在规定频域中修正所述VCO输出。此外，所述参考频率与所述输出频率的间并无相位关系。

本发明另一目的在于提供一用于建立具有一内存以储存VCO的非线性特征的DPFL频率合成器的一方法以及一装置。所述DPFL频率合成器首先为所述DAC搜寻所有相应值以驱动VCO，以在目标频率范围中产生所述目标频率。各个值以作为所述目标频率的值的地址储存在所述内存中。

本发明的还有另一目的在于提供建构一具有较小内存的DPFL频率合成器的一方法以及一装置。所述DPFL频率合成器包括一粗略(coarse)内存、一粗略DAC、一微变(vernier)内存、一微变DAC以及一总和(summation)放大器。粗略DAC的最低有效位(leastsignificantbit，LSB)电压等于所述微变DAC的全尺度(fullscale)减去一个LSB使得内存大小大幅降低。

本发明的尚有另一目的在于提供用于建构一DPFL频率合成器的一方法以及一装置，其搜寻以及预先储存所述VCO传送特征、所述VCO安定时间以及所述VCO的频率延续时间，随后所储存的数据以数字处理技术处理，使得所述合成器的所有特征为众所周知且被完整控制以较快地达到所述目标频率。此外，通过将该计数器关闭一段所述频率延续时间，获得较佳的频率分辨率且可最小化由数字部件所引入的信号噪音。

本发明的上述与其它的目的、特征以及优点将配合以下的图示说明以及较佳实施例清楚说明。

附图说明