[发明专利]半导体器件

说明书

对相关申请的引用 

按照35U.S.C.§119，本申请要求于2008年8月13日提交的日本专利申请号JP2008-208582的优先权，其的全部内容通过引用结合于此。 

技术领域

本发明涉及静电放电保护元件，其用于保护具有高耐受电压的半导体器件免于由于由静电放电或其类似物代表的电涌或噪声引起的击穿。 

背景技术

半导体器件配备有静电放电(以下简称为ESD)保护元件用于保护内部元件免于由ESD代表的各种电涌或噪声。ESD保护元件的例子包括二极管元件(其寄生地形成)、双极元件和晶闸管元件。对那些元件要求的功能是在稳态期间持续地保持截止状态，以当向半导体器件施加电涌或噪声时在内部元件的击穿发生之前工作以释放由电涌或噪声产生的巨大电流，并且再次返回到截止状态。 

作为一般的ESD保护元件，NMOS截止晶体管是典型的。图6示出常规的NMOS截止晶体管。图6的NMOS截止晶体管在p型半导体衬底11上形成，并且包括在p型半导体衬底11上形成的栅极绝缘膜22上的栅电极33。n型高浓度扩散层15a在漏电极31上形成。作为源极的n型高浓度扩散层15b和采用p型半导体衬底11的电势的p型高浓度扩散层16形成用于源极-衬底电极32。n型高浓度扩散层15b、p型高浓度扩散层16、栅电极33互相电连接，并且连接到电 势Vss。漏电极31连接到电源端子Vdd或输入/输出端子。 

图6的NMOS截止晶体管具有以下结构。当负极性的电涌或噪声施加到漏电极31时，正向偏压在n型高浓度扩散层15a和p型半导体衬底11的pn结中产生，由此电荷逃逸到Vss。当正极性的电涌或噪声施加到漏电极31时，产生的反向偏压导致表面击穿，并且源极、衬底和漏极寄生地形成npn双极晶体管，其由p型半导体衬底11中流动的电流操作，由此巨大的电流逃逸到Vss。为了在电涌或噪声释放后可靠地关断NMOS截止晶体管，在寄生npn双极晶体管的工作中将保持电压设置成等于或大于施加到半导体器件的最高工作电压的值是重要的。根据常规的结构，保持电压可通过调节NMOS晶体管的长度L而容易设置。JP2007-214267A作为这样的结构的例子在下文说明。 

在要保护的半导体器件的耐受电压是高的情况下，对于NMOS晶体管的表面击穿电压和保持电压自然要求高电压。图7示出NMOS截止晶体管，其中漏电极具有高耐受电压结构。图7的NMOS截止晶体管在p型半导体衬底11上形成，并且包括在p型半导体衬底11上形成的栅极绝缘膜22上的栅电极33。图7的NMOS截止晶体管具有LOCOS偏置结构，其中LOCOS氧化物膜21a和21b以及n型沟道阻止扩散层13a和13b在栅电极33的两端形成。n型高浓度扩散层15a和n型阱扩散层12在漏电极31上形成。形成n型阱扩散层12以减轻电场集中，电场集中是当高电压施加到漏电极31上时在n型高浓度扩散层15a的较低区域中产生的。作为源极的n型高浓度扩散层15b和采用p型半导体衬底11的电势的p型高浓度扩散层16形成用于源极-衬底电极32。n型高浓度扩散层15b、p型高浓度扩散层16和栅电极33互相电连接，并且连接到电势Vss。漏电极31连接到电源端子Vdd或输入/输出端子。 

增加关于半导体衬底的结耐受电压和关于漏电极的表面击穿电压是必须的，并且因此半导体衬底的杂质浓度不可以设置过高。由于 要求的耐受电压变高，半导体衬底的浓度变低。在图7中，NMOS截止晶体管是高耐受电压保护元件，并且因此p型半导体衬底11的浓度极其低。即，p型半导体衬底11具有高电阻。因此，当正极性的电涌或噪声施加到漏电极31时，由于表面击穿而产生的电流容易地引起位于n型高浓度扩散层15b和n型沟道阻止扩散层13b下面的p型半导体衬底11的电势的增加，这容易地设置寄生npn双极晶体管进入工作状态。因此，出现保持电压变得极低的问题。 

如在常规的结构中，当保持电压基于NMOS晶体管的长度L来调节时，NMOS截止晶体管的尺寸增加。可设想出通过调节栅极绝缘膜22的厚度和漏电极的n型扩散层的浓度以从而增加p型半导体衬底11的浓度来增强漏极耐受电压的方法。然而，根据该方法，那些部件的结构大不同于内部元件的结构，其增加制造步骤。此外，要保护的半导体器件具有高耐受电压，并且因此当保持电压变得极其低时增加了最高工作电压和保持电压之间的差值。因此，即使用上文提及的方法，将保持电压设置为等于或大于最高工作电压是困难的。 

发明内容

为了解决上文提及的问题，本发明提供：