[发明专利]半导体元件的制造方法

说明书

技术领域

本发明涉及一种IC电路元件，且特别涉及一种高介电常数金属栅极结构及一种IC电路元件的形成方法。

背景技术

随着集成电路尺寸不断的减小，半导体工业已试着使用许多方法来满足其需求。其中一种方法即为使用高介电常数材料作为栅极电极。高介电常数栅极介电质为包含介电常数较传统栅极介电质(例如二氧化硅)高的介电材料。高介电常数栅极介电质可在相似的等效氧化层厚度(EOT)下提供一较厚的栅极介电层(例如相对于二氧化硅)。此较厚的介电层可加强可靠度及有较低的漏电流(1eakage currents)。在半导体制造的最近趋势为使用金属栅极技术。金属栅极的电阻可低于传统多晶硅栅极，且可与位于其下方的高介电常数介电质相容。

然而，使用高介电常数介电质加上金属栅极结构的工艺面临了挑战。“后栅极”(gate last)工艺的发展可用于减少最后栅极结构损坏的风险，例如在高温工艺中形成栅极堆叠。一后栅极工艺包含在基材上形成虚置栅极结构(dummy gate structure)，此虚置栅极结构包含可被金属栅极结构替换的牺牲栅极结构。然而，仍然有许多问题存在于后栅极工艺中，例如关于在栅极之间的化学机械研磨(CMP)工艺及层间介电层(ILD)的沉积(例如减少空洞)。

因此，业界需要的是一形成栅极结构的改良方法。

发明内容

在一实施例中，本发明提供一种半导体元件的制造方法，包含：提供一基材，其上设置有一虚置栅极结构(dummy gate structure)；形成一硬掩模层于该虚置栅极结构上；沉积一介电层；平坦化该介电层并使用该硬掩模层作为一停止层；及移除该硬掩模层。

在另一实施例中，本发明提供一种半导体元件的制造方法，包含：提供一基材，其上设置有一虚置栅极结构；形成一第一及一第二硬掩模层于该虚置栅极结构上；形成一应变区(strained region)于该虚置栅极结构旁；在形成该应变区后移除该第二掩模层；在移除该第二掩模层后，于该应变区中形成一源极及一漏极区；沉积一介电层；及使用该第一硬掩模层作为一停止层来移除至少一部分该介电层。

在一实施例中，本发明提供一种半导体元件的制造方法，包括：形成一牺牲多晶硅栅极于一基材上，其中在该基材上形成该牺牲多晶硅栅极包含使用一第一及一第二硬掩模层至少其一来图案化该牺牲多晶硅层；形成一源极及一漏极区于该牺牲多晶硅栅极旁；形成一接触点于该源极及该漏极区上，其中该接触点的形成包含使用该第一及该第二硬掩模层至少其一来防止硅化物形成在该牺牲多晶硅栅极上。

为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合所附附图，作详细说明如下：

附图说明

图1为一实施例的流程图，用以说明形成一栅极结构的方法。

图2～图9为一系列与图1的流程步骤相对应的半导体元件剖面图。

【附图标记说明】

202～基材；204～浅沟槽隔离(STI)结构；206～第一元件区域；208～第二元件区域；210～虚置栅极结构；212～第一硬掩模层；214～第二硬掩模层；302～虚置间隔元件；306～应变区；400～栅极结构；502～间隔物；504～含P型掺质的源/漏极区；506～含N型掺质的源/漏极区；602～接触点；702～层间介电层；902～沟槽。

具体实施方式

以下将先说明在一基材上形成半导体元件的工艺，且特别是有关于形成栅极结构的说明。在本说明书的各种例子中可能会出现重复的元件符号以便简化描述，但这不代表在各个实施例及/或图示之间有何特定的关联。再者，当提到某一层在另一层“之上”或“上方”，可代表两层之间直接接触或中间还插有其他元件或膜层。