[发明专利]半导体存储装置

说明书

技术领域

本发明涉及一种半导体存储装置，特别是涉及一种用于在程序操作时改善向存储单元施加接地电压时产生的不良情况的电路技术。

背景技术

近年来，随着电子设备，特别是随着便携式电话、便携式音乐播放机、数码相机等的需求增加，半导体存储装置，特别是闪存(flash memory)的需求在增加，用于大容量化、小型化、高速程序、高速读取的技术开发倍受关注。

作为实现闪存的大容量化的技术，有存储单元的多值技术。这是在1个存储单元上保存2比特以上的数据的技术。作为实现多值技术的技术，近年来，使用MONOS型存储单元(NROM)的闪存的开发倍受关注。这是通过在1个存储单元内的2个不同物理地址上保存数据来实现多值的技术，例如，作为电子设备的保存编码用闪存而使用。

该MONOS型闪存的程序操作通过向存储单元的栅极施加约9V的正的高电压、向漏极施加约3～6V的正的高电压、向源极施加0V的接地电压而进行。通过CHE(Channel Hot Electron)操作进行MONOS型闪存的程序操作，此时的单元电流为100～200μA左右的较大的值。

图8是表示在现有的MONOS型闪存中程序操作时的电流路径的图。图8中，连接存储单元MC的栅极与字线WL0、漏极与副位线SBL1、源极与副位线SBL0。副位线SBL0、SBL1通过选择晶体管S0、S1分别与主位线MBL0、MBL1连接。在选择晶体管S0、S1的栅极上提供选择晶体管控制信号SL0、SL1。存储单元MC的程序操作时，选择晶体管控制信号SL0、SL1呈选择状态，副位线SBL0、SBL1与主位线MBL0、MBL1呈连接状态。

主位线MBL0、MBL1分别与第1列晶体管C0、C1连接，第1列晶体管C0、C1的栅极上提供有第1列晶体管控制信号CS0、CS1。存储单元MC的程序操作时，第1列晶体管控制信号CS0、CS1呈选择状态。而且，第1列晶体管C0、C1分别与第2列晶体管B0、B1连接，第2列晶体管B0、B1的栅极上提供有第2列晶体管控制信号BS0。存储单元MC的程序操作时，第2列晶体管控制信号BS0呈选择状态。

第2列晶体管B 1与漏极电压施加晶体管T1连接，第2列晶体管B0与接地电压施加晶体管T0连接。程序操作时，由漏极电压施加晶体管T1向存储单元MC的漏极施加正的高电压VPPD，由接地电压施加晶体管T0向存储单元MC的源极施加接地电压0V。

即，程序操作时，通过漏极电压施加晶体管T1、第2列晶体管B1、第1列晶体管C1、主位线MBL1、选择晶体管S1、副位线SBL1向存储单元MC的漏极施加正的高电压VPPD。另外，通过接地电压施加晶体管T0、第2列晶体管B0、第1列晶体管C0、主位线MBL0、选择晶体管S0、副位线SBL0向存储单元MC的源极施加接地电压0V。

专利文献1：特开2007-128583号公报

专利文献2：特开2004-253115号公报

但是，所述现有的半导体存储装置中存在以下问题。

即，由于通过CHE(Channel Hot Electron)操作来进行MONOS型闪存的程序操作，因此流过100～200μA左右的大的存储单元电流。因此，通过从接地端(接地部)到存储单元MC的源极的电流路径的IR-DROP，实际上，施加在存储单元源极的接地电压会从原来的接地电压上升。

即，利用图8说明的话，实际上，通过接地电压施加晶体管T0、第2列晶体管B0、第1列晶体管C0、主位线MBL0、选择晶体管S0、副位线SBL0来施加向存储单元MC的源极施加的接地电压。由于该电流路径上流过100～200μA左右的大的存储单元电流，因此，实际上会向存储单元MC的源极施加例如200～300mV左右的电压。

今后，随着闪存的大容量化、微型化的推进，形成所述电流路径的晶体管的尺寸具有变小的倾向。另外，在图8的结构中，列晶体管为具有第1列晶体管C0与第2列晶体管B0的2级结构，但是随着闪存的大容量化、微型化的推进，列晶体管从2级结构朝进一步的3级、4级的多级化方向发展。即，随着闪存的大容量化、微型化的推进，程序操作时向存储单元的源极实际上施加的电压(原来是接地电压)具有上升的倾向。