[发明专利]半导体器件导线的绝缘方法

说明书

相关申请

本发明要求在2008年12月26日所提出的韩国专利申请 10-2008-0134833的优先权，通过引用将其全部内容并入本文。

技术领域

本发明一般涉及一种半导体器件，更具体涉及一种用以使半导体器 件的导线绝缘的方法。

背景技术

随着半导体器件的集成度增加，电路导线(wire)例如位线的设计 规则(design rule)急剧减小。例如，由于动态随机存取存储器(DRAM) 的设计规则减小至40nm以下并且需要34nm的设计规则，需要一种用 以填充位线之间的间隙以有效地使位线绝缘的方法。由于位线的关键尺 寸(CD)急剧减小，所以层间绝缘层很难有效填充位线之间的间隙。

为了形成层间绝缘层，已使用在位线之间沉积高密度等离子体(HDP) 绝缘体的工艺。然而，由于随着设计规则的减小，同时位线之间的间隙 的深宽比(aspect ratio)增加，因此利用HDP绝缘层有效地填充于位线 之间变得困难。此外，在DRAM器件中，已大大地扩大位线之间的间 隙的深宽比，因为在位线上引入的覆盖层逐渐变厚并且在位线的侧壁上 引入间隔物。因为覆盖层用以在随后形成自行对准接触孔的工艺中作为 蚀刻阻挡，所以需要覆盖层以较大厚度来形成。当如此增加位线之间的 间隙的深宽比时，更加难利用HDP绝缘层填充于位线之间。因此，需 要发展一种可更有效地在位线之间填充并使之绝缘的层间绝缘层的形 成方法。

发明内容

本发明的实施方案涉及半导体器件制造方法，其中该方法填充半导 体器件的诸如位线的导线之间的窄间隙，以使位线有效地且可靠地绝 缘。

在一个实施方案中，一种用以使半导体器件的导线绝缘的方法包 括：在半导体衬底的单元区域上形成第一位线堆叠结构(bit line stacks) 和在半导体衬底的周边区域上形成第二位线堆叠结构。该方法包括：形 成间隔层，间隔层覆盖第一及第二位线堆叠结构；形成第一掩模，第一 掩模选择性地暴露所述间隔层的在单元区域上存在的部分；蚀刻间隔层 的暴露部分，以留下在周边区域上存在的间隔层的其它部分作为蚀刻停 止层；以及选择性地将间隔物附着至第一位线堆叠结构的侧壁上。该方 法还包括形成可流动绝缘材料的第一绝缘层，第一绝缘层填充于第一与 第二位线堆叠结构之间；回蚀刻第一绝缘层以暴露第一及第二位线堆叠 结构的上侧部；选择性地移除第一绝缘层的在周边区域上存在的部分；以 及形成比第一绝缘层更致密的第二绝缘层，以覆盖第一绝缘层的在单元 区域上存在的部分和填充在周边区域上存在的第二位线堆叠结构。

在另一个实施方案中，一种用以使半导体器件的导线绝缘的方法包 括：在半导体衬底的单元区域上形成第一位线堆叠结构和在半导体衬底 的周边区域上形成第二位线堆叠结构。该方法包括：形成旋涂式电介质 (SOD)层，以填充于第一与第二位线堆叠结构之间；回蚀刻SOD层以暴 露第一及第二位线堆叠结构的上侧部；选择性地移除SOD层的部分；以 及沉积高密度等离子体(HDP)绝缘层，以覆盖SOD层的在单元区域上 存在的部分和填充于周边区域上存在的第二位线堆叠结构之间。

第一和第二位线堆叠结构的形成优选包括：在半导体衬底上形成下 绝缘层；在下绝缘层上依次沉积位线导电层及覆盖层；图案化位线导电层 和覆盖层，以形成第一和第二位线堆叠结构；形成间隔层，以覆盖第一 和第二位线堆叠结构；形成第一掩模，第一掩模选择性地暴露间隔层的 在单元区域上存在的部分；以及蚀刻间隔层的暴露部分，以留下间隔层 的在周边区域上存在的其它部分作为蚀刻停止层，以及选择性地将间隔 物附着至第一位线堆叠结构的侧壁。

该方法可以进一步包括在位线导电层和下绝缘层之间形成阻挡金 属层。

所述选择性移除SOD层的部分优选包括：形成第二掩模，第二掩模 暴露SOD层的在周边区域上存在的部分；以及蚀刻第二掩模所暴露的 SOD层的部分，以暴露蚀刻停止层。