[发明专利]硬件硅智产的缓冲器结构

权利要求书

1.一种硬件硅知识产权的缓冲器结构，其包含：

一第一内存，其具有一2N个m位的记忆空间，该第一内存分为一第一 区域及一第二区域，该第一区域是由位置为第0个m位至第(N-1)个m位的记 忆空间所组成，该第二区域是由位置为第N个m位至第(2N-1)个m位的记忆 空间所组成，当中，N、m为正整数；

一第二内存，其具有一2N个m位的记忆空间，该第二内存分为一第三 区域及一第四区域，该第三区域是由位置为第0个m位至第(N-1)个m位的记 忆空间所组成，该第四区域是由位置为第N个m位至第(2N-1)个m位的记忆 空间所组成；以及

一写入电路，连接至该第一内存及该第二内存，用以对该第一内存及该 第二内存执行写入动作；

其中，该写入电路将一源数据的偶数地址数据写至该第二内存的第四区 域，该写入电路将该源数据的奇数地址数据写至该第一内存的第二区域，该 写入电路将一目标数据的偶数地址数据写至该第一内存的第一区域，该写入 电路将该目标数据的奇数地址数据写至该第二内存的第三区域。

2.如权利要求1所述的缓冲器结构，其特征在于：

该写入电路包含第一与门、第二与门、第三与门、第四与门及第一多任 务器、第二多任务器、第三多任务器、第四多任务器，该第一多任务器连接 至该第一内存的一地址总线，该第二多任务器连接至该第一内存的一数据总 线，该第一与门连接至该第一内存的一写入信号接脚，该第二与门连接至该 第一内存的一使能信号接脚，该第三多任务器连接至该第二内存的地址总线， 该第四多任务器连接至该第二内存的数据总线，该第三与门连接至该第二内 存的一写入信号接脚，该第四与门连接至该第二内存的一使能信号接脚。

3.如权利要求2所述的缓冲器结构，其特征在于：

该第一多任务器接收该源数据的奇数地址及该目标数据的偶数地址，用 以产生该第一内存的输入地址信号，并输出至该第一内存的该地址总线。

4.如权利要求2所述的缓冲器结构，其特征在于：

该第二多任务器接收该源数据的奇数地址数据及该目标数据的偶数地址 数据，用以产生该第一内存的输入数据信号，并输出至该第一内存的该数据 总线。

5.如权利要求2所述的缓冲器结构，其特征在于：

该第三多任务器接收该源数据的偶数地址及该目标数据的奇数地址，用 以产生该第二内存的输入地址信号，并输出至该第二内存的该地址总线。

6.如权利要求2所述的缓冲器结构，其特征在于：

该第四多任务器接收该源数据的偶数地址数据及该目标数据的奇数地址 数据，用以产生该第二内存的输入数据信号，并输出至该第二内存的该数据 总线。

7.如权利要求2所述的缓冲器结构，其特征在于：

该第一与门接收该源数据的奇数地址的一写入信号及该目标数据的偶数 地址的一写入信号，用以产生该第一内存的一写入信号，并输出至该第一内 存的该写入信号接脚。

8.如权利要求2所述的缓冲器结构，其特征在于：

该第二与门接收该源数据的奇数地址的一使能信号及该目标数据的偶数 地址的一使能信号，用以产生该第一内存的一使能信号，并输出至该第一内 存的该使能信号接脚。

9.如权利要求2所述的缓冲器结构，其特征在于：

该第三与门接收该源数据的偶数地址的一写入信号及该目标数据的奇数 地址的一写入信号，用以产生该第二内存的一写入信号，并输出至该第二内 存的该写入信号接脚。

10.如权利要求2所述的缓冲器结构，其特征在于：

该第四与门接收该源数据的偶数地址的一使能信号及该目标数据的奇数 地址的一使能信号，用以产生该第二内存的一使能信号，并输出至该第二内 存的该使能信号接脚。