[发明专利]基板处理方法

说明书

技术领域

本发明涉及基板处理方法，特别是涉及对依次叠层有处理对象层、 中间层、掩模层的基板进行处理的基板处理方法。

背景技术

已知在硅基材上依次叠层有含有氧化膜、导电膜、防反射膜(BARC 膜)和掩模层(光致抗蚀剂膜)的半导体设备用的晶片，该氧化膜是 通过CVD处理等形成的含有杂质的氧化膜，例如为TEOS(Tetra Ethyl Ortho Silicate：原硅酸四乙酯)膜，该导电膜例如为TiN膜(例如，参 照专利文献1)。光致抗蚀剂通过光刻形成为规定的图案，在防反射膜 和导电膜的蚀刻时，作为掩模层发挥作用。

近年来，半导体设备的小型化逐步进展，需要进一步微细地形成 上述晶片的表面的回路图案。为了形成这样微细的回路图案，在半导 体设备的制造过程中，需要减小光致抗蚀剂膜的图案的最小尺寸，在 蚀刻对象膜上形成小尺寸的开口部(通孔或槽)。

专利文献1：日本特开2006-190939号公报

但是，虽然光致抗蚀剂膜的图案的最小尺寸由能够利用光刻显影 的最小尺寸所规定，但由于焦点距离的不均匀等原因，能够利用光刻 大批量生产的最小尺寸存在界限。例如，能够利用光刻大批量生产的 最小尺寸约为80nm。而满足半导体设备的小型化要求的加工尺寸为 30nm左右。

另外，近年来，为了减小图案的最小尺寸，缩短光刻中使用的光 的波长，并且使用与现有状况相比更柔软且薄的光致抗蚀剂膜的情况 增多。因此，在防反射膜(BARC膜)的蚀刻时，产生光致抗蚀剂膜 本身磨损的问题。所以，亟需开发出增加或恢复光致抗蚀剂膜的厚度 的技术。

发明内容

本发明的目的在于提供一种基板处理方法，形成满足半导体设备 的小型化要求的尺寸的开口部，能够增加磨损前的掩模层的厚度，或 者使磨损后的掩模层恢复。

为了达到上述目的，本发明的第一方面提供一种处理基板方法， 对依次叠层有处理对象层、中间层和掩模层并且所述掩模层具有使中 间层的一部分露出的开口部的基板进行处理，其特征在于：包括增加 掩模层厚度的步骤，在该步骤中，通过由通式C_xH_yF_z(x、y、z是正整 数)所示的沉积性气体和SF₆气体的混合气体生成的等离子体，在具有 所述开口部的掩模层的上部表面堆积沉积物，从而使厚度增加。这里， C是碳，H是氢，F是氟。

本发明的第二方面提供一种基板处理方法，其特征在于：在第一 方面所述的基板处理方法中，所述增加掩模层厚度的步骤是使由于所 述中间层的蚀刻而磨损的所述掩模层的厚度恢复的步骤。

本发明的第三方面提供一种基板处理方法，其特征在于：在第一 方面所述的基板处理方法中，所述增加掩模层厚度的步骤在对所述中 间层进行蚀刻之前实施。

本发明的第四方面提供一种基板处理方法，其特征在于：在第一 方面～第三方面中任一项所述的基板处理方法中，所述沉积性气体是 CH₃F气体。

本发明的第五方面提供一种基板处理方法，其特征在于：在第一 方面～第四方面中任一项所述的基板处理方法中，所述SF₆气体相对于 所述沉积性气体的混合比为1.5以下。

本发明的第六方面提供一种基板处理方法，其特征在于：在第五 方面所述的基板处理方法中，所述SF₆气体相对于所述沉积性气体的混 合比为1～1.5。

本发明的第七方面提供一种基板处理方法，其特征在于：在第一 方面～第六方面中任一项所述的基板处理方法中，在所述增加掩模层 厚度的步骤中，向所述基板施加50W～200W的偏置电力。

本发明的第八方面提供一种基板处理方法，其特征在于：在第一 方面～第七方面中任一项所述的基板处理方法中，在所述增加掩模层 厚度的步骤中，将包围所述基板的气氛压力调整为2.0Pa(15mTorr)～ 5.2Pa(40mTorr)。

本发明的第九方面提供一种基板处理方法，其特征在于：在第一 方面～第八方面中任一项所述的基板处理方法中，所述增加掩模层厚 度的步骤的处理时间为20秒～40秒。

本发明的第十方面提供一种基板处理方法，其特征在于：在第一 方面～第九方面中任一项所述的基板处理方法中，在所述增加掩模层 厚度的步骤中，所述掩模层是光致抗蚀剂膜。