[发明专利]集成电路及在集成电路中获得基准时钟的方法

说明书

技术领域

本发明涉及集成电路技术领域，特别涉及集成电路及在集成电路中获得基准时钟的方法。

背景技术

现有片上系统(System-On-a-Chip，SOC)设计和应用中，普遍需要采用两个晶体振荡器作为SOC的时钟源，一个是振荡频率为几十兆赫兹的高频晶体振荡器，另外一个是振荡频率为几十千赫兹的低频晶体振荡器。如图1所示，高频晶体振荡器12用来作为SOC 11中的锁相环(Phase-Locked Loop，PLL)组111的时钟源，产生出SOC中各种高频电路所需的高频时钟。低频晶体振荡器13主要有两个用途：一个是用来产生SOC11待机时的工作时钟；另外一个是送给SOC 11中的低频分频器112产生出精准计时电路所需计时基准时钟，一般为频率为1赫兹的时钟。SOC中的精准计时主要用来实现以秒为单位的计时功能，如万年历和数字版权管理(Digital Right Management，DRM)等功能。

虽然通过高频晶体振荡器分频也可以产生精准计时所需的基准时钟，但由于高频晶体振荡器振荡时电流较大，导致SOC在待机状态下精准计时的功耗无法接受。因此现有SOC中，普遍采用功耗更低的低频晶体振荡器来产生精准计时所需的基准时钟。

现有技术的缺点在于，SOC不仅需要为高频晶体振荡器配备两个引脚，而且还要为低频晶体振荡器专门配备两个引脚，这导致SOC中最稀缺的资源——引脚更为紧张、稀缺。而且，由于生产SOC应用产品的物料清单(Bill of Material，BOM)需要增加低频晶体振荡器及其应用电路所需电阻和电容，从而增加SOC应用产品的BOM成本，降低SOC的市场竞争力。

发明内容

有鉴于此，本发明的目的在于，提出一种集成电路及一种在集成电路中获得基准时钟的方法，可以节约集成电路中宝贵的引脚资源。

本发明实施例提出的一种集成电路包括：第一分频单元、计数器、振荡信号产生电路和第二分频单元；

所述第一分频单元用于通过对从所述集成电路外部输入的外部时钟信号进行分频得到第一基准时钟；

振荡信号产生电路用于产生一振荡信号；

计数器用于通过使用所述第一基准时钟对所述振荡信号进行计数得到所述振荡信号的频率信息；

所述第二分频单元用于根据依据所述频率信息得到的分频因子对所述振荡信号进行分频得到第二基准时钟。

较佳地，所述第一分频单元包括第一分频器和第二分频器；

所述第一分频器用于通过使用一个分频因子对从所述集成电路外部输入的外部时钟信号进行分频得到一时钟信号；

所述第二分频器用于通过对所述第一分频器得到的时钟信号进行二分频得到第一基准时钟信号。

或者，所述第一分频单元是一个分频器，用于通过使用一个分频因子对从所述集成电路外部输入的外部时钟信号进行分频得到第一基准时钟。

所述集成电路还包括控制单元，用于在所述计数器得到所述频率信息后，控制所述第一分频单元、计数器、和/或集成电路外部的用于产生所述外部时钟信号的时钟产生单元进入非工作状态。

该集成电路还可以进一步包括：自动校准单元，用于在预定的校准间隔时间后控制所述第一分频单元、计数器、以及所述时钟产生单元进入工作状态。

所述外部时钟信号为高频时钟信号，所述振荡信号为低频振荡信号。

本发明实施例还提出一种在集成电路中获得基准时钟的方法，所述集成电路包括第一分频单元、计数器、振荡信号产生电路和第二分频单元，所述方法包括：

所述第一分频单元通过对从所述集成电路外部输入的外部时钟信号进行分频得到第一基准时钟；

计数器通过使用所述第一基准时钟对所述振荡信号产生的一振荡信号进行计数得到所述振荡信号的频率信息；

所述第二分频单元根据依据所述频率信息得到的分频因子对所述振荡信号进行分频得到第二基准时钟。

较佳地，所述第一分频单元包括第一分频器和第二分频器；

所述第一分频单元所述通过对从所述集成电路外部输入的外部时钟信号进行分频得到第一基准时钟具体包括：

所述第一分频器通过使用一分频因子对从所述集成电路外部输入的外部时钟信号进行分频得到一时钟信号；

所述第一分频器通过对所述第一分频器得到的时钟信号进行二分频得到第一基准时钟信号。

所述方法在得到所述振荡信号的频率信息之后还包括：控制所述第一分频单元、计数器、和/或集成电路外部的用于产生所述外部时钟信号的时钟产生单元进入非工作状态。