[发明专利]利用低压元件实现的低漏电高压电源静电放电保护电路

说明书

技术领域

本发明涉及一种静电放电(electrostatic discharge，简称ESD)保护电路(clamp circuit)，特别是涉及一种利用低压元件实现的低漏电高压电源静电放电保护电路。

背景技术

一般的静电放电保护电路都配置在电子系统的电源端和接地端之间。理想的静电放电保护电路在电子系统正常操作时必须完全关闭，不应该有漏电。如果出现静电放电脉冲(ESD pulse)，静电放电保护电路必须导通，将静电放电脉冲自电源端导入接地端，以保护电子系统。

在纳米级的互补金属氧化物半导体(complementary metal oxidesemiconductor，简称CMOS)制程中，栅极氧化物(gate oxide)随着制程技术的演进而变薄，工作电压也随着降低。然而在一个电子系统中，经常存在多个操作在不同工作电压的子系统，集成电路为了相容于不同的工作电压，传统方法会以较厚的栅极氧化层来制造可承受较高电压的子系统，藉此避免栅极氧化层遭受过度电性应力(electrical overstress，EOS)的问题。然而，在制造过程中增加一道额外的光掩膜来制造厚栅极氧化层，会增加制程复杂度，产品良率可能因此下降，整体生产成本也随之增加。

为了降低生产成本，只使用薄栅极氧化层的低压元件来实现可耐高工作电压的电路已经是热门的研究主题，静电放电保护电路也不例外。

图1是现有习知的一种静电放电保护电路的电路图。图1的静电放电保护电路全部使用低压元件，假设这些低压元件本身只能承受VDD的工作电压，图1的电路则能承受两倍VDD的工作电压。也就是说，电源端210所提供的工作电压Hi-Vcc为VDD的两倍。

图1的静电放电保护电路分为三部分：放电路径202、控制电路204、以及P通道金属氧化物半导体场效应晶体管(p-channel metal oxidesemiconductor field effect transistor，简称PMOS晶体管)302和304组成的分压电路。PMOS晶体管302和304皆以二极管方式连接(diode-connected)。上述的分压电路将工作电压Hi-Vcc均分为二等份，使电源端210和节点303之间的跨压等于VDD，并且使节点303和接地端之间的跨压也等于VDD。如此就能使图1电路中的每一个低压元件正常操作，不至于遭受过度电性应力。

控制电路204在电子系统正常工作时会关闭PMOS晶体管206和208，使放电路径202截止。如果电源端210出现静电放电脉冲，控制电路204会开启PMOS晶体管206和208，使放电路径202导通，将静电放电脉冲导入接地端，以保护电子系统。

图2是现有习知的另一种静电放电保护电路的电路图。图2和图1的静电放电保护电路有相同的工作原理，差别是图2的控制电路204比较简化。

在传统的制程下，电路元件的漏电都很轻微。以图1和图2的电路为例，其中的控制电路204和放电路径202漏电并不明显，所以分压电路不需要提供太大的驱动电流，静电放电保护电路的整体漏电并不严重。

然而，在目前的纳米级先进制程，因为低压元件各方面的尺寸都有缩减，控制电路204和放电路径202的漏电会显著增加，因此分压电路必须提供很大的驱动电流，来维持正确的分压，例如将节点303的电压维持在VDD。由于分压电路必须提供大电流，而且分压电路本身也是由低压元件组成，使得分压电路的漏电更加严重，占了整个静电放电保护电路的漏电流(leakage current)的绝大部分；此外，分压电路所占用的电路布局面积也无法缩减。由于漏电问题，在先进制程中使用如图1和图2所示的静电放电保护电路，已经不符合节约能源和降低成本的考量原则。

图3是现有习知的另一种静电放电保护电路的电路图。图3的静电放电保护电路同样使用低压元件，假设这些低压元件本身只能承受VDD的工作电压，图3的电路则能承受三倍VDD的工作电压。