[发明专利]执行全电源电压位线预充电方案的半导体存储器件

说明书

相关申请的交叉引用

本申请要求分别于2009年1月19日和2009年2月16日向韩国知识产权局提交的韩国专利申请第10-2009-0004192号和第10-2009-0012600号的权益，其内容在此通过引用方式整体包含。

技术领域

本发明构思涉及一种半导体存储器件，并且更具体地，涉及一种利用位线读出放大器来执行全电源电压(VDD)位线预充电方案的半导体存储器件以及配置所述半导体存储器件的方法。

背景技术

作为半导体存储器件的动态随机存取存储器(DRAM)通过利用读出放大器来读出和放大在存储单元中存储的数据。所述读出放大器连接到所述存储单元中的位线，并通过比较使用与位线共享的电荷而获得的电荷共享电压和位线预充电电压来读存储在存储单元中的数据。读出的数据的精确度取决于在存储单元中存储的电荷量和由位线的电容影响的电荷共享。因此，为了提高DRAM的数据存取速度，合适的位线预充电方案是很重要的，并且因此提高读速度。

当电源电压减小并且在逻辑电平“1”和逻辑电平“0”之间的电压差减小时，已经尝试研发传统半VDD位线预充电方案的替代方案。因而，已提出了全-VDD位线预充电(FVBP)方案和VSS位线预充电方案，通过该全-VDD位线预充电方案，位线被预充电至VDD，而通过该VSS位线预充电方案，位线被预充电至地电压(VSS)。

然而，由于如果在存储单元中存储的数据是“1”，则不存在用于位线的电荷共享电压，所以FVBP方案难于可接受地并且稳定地读具有逻辑电平“1”的数据。而且，由于如果在存储单元中存储的数据是“0”，则不存在用于位线的电荷共享电压，所以VSS位线预充电方案难于可接受地并且稳定地读具有逻辑电平“0”的数据。

因此，如果即便在存储单元中存储的数据是“1”的情况下也可以产生电荷共享电压，那么要求FVBP方案可接受地并且稳定地以最佳速度读数据。

发明内容

本发明构思提供一种半导体存储器件，其可以以全电源电压(VDD)位线预充电(FVBP)方案、通过使用位线读出放大器来预充电位线。

本发明构思也提供一种配置所述半导体存储器件的方法。

根据本发明构思的一个方面，提供一种半导体存储器件，包括：位线对，包括位线和互补位线；预充电单元，用于将所述位线和所述互补位线预充电至一电压，该电压为小于电源电压的第一电压；和读出放大单元，包括由第一电流源驱动的、串联连接在所述位线和所述互补位线之间以便彼此交叉耦合的第一晶体管和第二晶体管，其中，所述第一晶体管的栅极与所述互补位线连接，而所述第二晶体管的栅极与所述位线连接，其中，由所述第一晶体管或所述第二晶体管确定所述第一电压。

所述预充电单元可以包括：第三晶体管，连接在一节点和电源电压端之间，所述第一晶体管和第二晶体管以及所述第一电流源连接到该节点，所述第三晶体管由第一预充电信号控制；和第四晶体管，连接在所述位线和所述互补位线之间并且由第二预充电信号控制。所述第二预充电信号可在所述第一预充电信号被激活之后被激活一预定时间段。

所述读出放大单元还可以包括：第三晶体管和第四晶体管，由第二电流源驱动并且串联连接在所述位线和所述互补位线之间以便彼此交叉耦合，其中，所述第三晶体管的栅极与所述互补位线连接，而所述第四晶体管的栅极与所述位线连接，其中，所述第一电压由所述第三晶体管或所述第四晶体管确定。所述读出放大单元的所述第一晶体管和第四晶体管中的每一个可以具有比所述读出放大单元的所述第二晶体管和第三晶体管中的每一个强的驱动能力。

所述预充电单元可以包括：第五晶体管，连接在一节点和第一电压端之间，所述第一晶体管和第二晶体管以及所述第一电流源连接到所述节点，所述第五晶体管由第一预充电信号控制；第六晶体管，连接在一节点和所述第一电压端之间，所述第三晶体管和第四晶体管以及所述第二电流源连接到所述节点，所述第六晶体管由所述第一预充电信号控制；和第七晶体管，连接在所述位线和所述互补位线之间，并且由第二预充电信号控制。所述第二预充电信号可在所述第一预充电信号被激活后被激活预定时间段。