[发明专利]EEPROM以及用于制造EEPROM的方法

说明书

本申请要求于2008年10月6日提交的韩国专利申请第10-2008-0097656号的优先权，将其全部内容结合于此作为参考。

技术领域

本发明涉及半导体器件，并且更具体地，涉及一种电可擦可编程只读存储器(Electrically Erasable Programmable Read OnlyMemory，EEPROM)以及用于制造该EEPROM的方法。

背景技术

作为非易失性存储器的种类，存在例如单层多晶(single-poly)电可擦可编程只读存储器，其具有作为栅极的单个多晶硅层；叠层栅(stack gate)(EEPROM隧道氧化物(ETOX))，其具有一个竖直堆叠在另一个之上的两个多晶硅层；位于单层多晶EEPROM和叠层栅中间的双层多晶(dual-poly)EEPROM；以及分裂栅(splitgate)。

通常，尽管叠层栅具有最小的单元尺寸和复杂的电路，以及因此适合于高密度或高性能的应用，但是将叠层栅引入(recommending)低密度应用是不合适的。EEPROM主要用于低密度应用。例如，可以通过在逻辑工艺(logic process)中大约增加两个掩膜工艺来制造单层多晶EEPROM。

在下文中，将描述一般的EEPROM。

图1是示出了一般的EEPROM单元的平面图。

图1所示的一般的EEPROM单元通过使用Fowler-Nordheim(F-N)隧穿方法(tunneling method)来执行编程操作和擦除操作。

将在以下本发明的详细描述中详细地描述图1所示的隧道区(穿隧区)50、读取晶体管区52和控制栅极区54。

各个区50、52和54包括有源区20A、20B和20C以及阱(well)10A、30和10B。图案化的多晶硅层40置于全部区50、52和54。

在图1所示的EEPROM单元中，假定使用N-金属氧化物半导体(N-MOS)，阱10A和10B都是N型，而只有阱30是P型。在这种情况下，需要使EEPROM单元与P型半导体衬底(未示出)隔离。

同时，为了执行编程和擦除操作，通过使用隧道区50的电容A与控制栅极区54的电容B之间的耦合率(coupling ratio)，在隧道区50中发生电子的隧穿。

为了适当提高在编程和擦除操作过程中两个电容A和B之间的耦合率，应该增大控制栅极区54的面积以增大控制栅极区54中的有源区20C与图案化的多晶硅层40之间的重叠面积。这可能会增大单元的整体尺寸。

总之，数十比特的EEPROM单元可以显示出增大的单元面积，并因此劣化单元密度。

尽管可以建议制造双层多晶EEPROM单元以便实现增强的单元密度，但这可能需要用于控制栅极区的电容的独立的介电层形成过程或独立的控制栅极形成过程，导致EEPROM单元的复杂制造。

发明内容

因此，本发明涉及一种EEPROM以及用于制造该EEPROM的方法，其基本上避免了由相关技术的局限性和缺点引起的一个或多个问题。

本发明的一个目的是提供一种电可擦可编程只读存储器(EEPROM)以及用于制造该EEPROM的方法，其可在不增大单元面积的情况下保证高单元密度。

本发明的另外的优点、目的和特征将部分地在随后的描述中阐述，并且对于本领域的普通技术人员来说通过随后的试验将部分地变得显而易见或者可以从本发明的实践获知。通过特别是在书面说明及其权利要求以及所附附图中指出的结构，可以了解和获知本发明的这些目的和其他优点。

为了实现这些目的和其他优点以及根据本发明的目的，如在本文中所体现和概括描述的，一种电可擦可编程只读存储器(EEPROM)包括：隧道区(tunneling region)，形成在半导体衬底中；控制栅极区，形成在半导体衬底中并通过器件隔离层与隧道区分开；隧道氧化层(tunnel oxide layer)，形成在半导体衬底的沟槽中，该沟槽位于隧道区和控制栅极区之间；以及多晶硅层，形成在隧道氧化层上。

可以理解的是，本发明的上述总体描述和以下的详细描述都是示例性的和说明性的，并且旨在提供对所要求的本发明的进一步解释。

附图说明

包括以提供对本发明的进一步理解并且被并入且构成本申请的一部分的附图、本发明的示例性实施方式以及说明书用来解释本发明的原理。在附图中：

图1是一般的EEPROM单元的平面图；

图2是示出了一般的EEPROM单元的制造过程的截面图；